JPS59129999A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS59129999A JPS59129999A JP58007013A JP701383A JPS59129999A JP S59129999 A JPS59129999 A JP S59129999A JP 58007013 A JP58007013 A JP 58007013A JP 701383 A JP701383 A JP 701383A JP S59129999 A JPS59129999 A JP S59129999A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- fuse
- input signal
- memory device
- terminals
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えば絶縁ゲート型電界効果トランジスタ（
以下、ＭＯＳトランジスタと称する）を基本素子とした
半導体メモリ装置に関し、特に不良ビットを予備のスペ
アビットと置換する所謂冗長機能付き半導体メモリ装置
において、該メモリ装置が予備のスペアビットを用いて
いるか否かをパッケージに収納した後もパッケージ外部
から識別を可能とする技術に関するものである。
以下、ＭＯＳトランジスタと称する）を基本素子とした
半導体メモリ装置に関し、特に不良ビットを予備のスペ
アビットと置換する所謂冗長機能付き半導体メモリ装置
において、該メモリ装置が予備のスペアビットを用いて
いるか否かをパッケージに収納した後もパッケージ外部
から識別を可能とする技術に関するものである。
従来、この種の冗長機能付き半導体メモリ装置として第
１図に示すものがある。第１図において、（１）はマト
リックス状に配置行されたメモリセルアレイ、（２）は
該セルアレイ（１）のアドレス入力信号ＡＯ〜Ａｍを受
けて２ 本の行選択信号を得る行デコーダ、 （３１
は同じくメモリセルアレイ（１）のアドレス入力信号Ａ
−ｍ＋ ｌ−Ａｎを受けて２本（ｍ−ｎ＝Ｎとする）の
列選択信号を得る列デコーダ、（４ンは選択された行お
よび列の交点のメモリセルから読み出されたデータ信号
を出力信号Ｑとして出力するとともに、選択されたメモ
リセルにデータＤを書き込むための入出力バッファを示
している。なお、メモリ素子の機能として必要な他の信
号については本発明の本節には関係しないので説明を省
いである。
１図に示すものがある。第１図において、（１）はマト
リックス状に配置行されたメモリセルアレイ、（２）は
該セルアレイ（１）のアドレス入力信号ＡＯ〜Ａｍを受
けて２ 本の行選択信号を得る行デコーダ、 （３１
は同じくメモリセルアレイ（１）のアドレス入力信号Ａ
−ｍ＋ ｌ−Ａｎを受けて２本（ｍ−ｎ＝Ｎとする）の
列選択信号を得る列デコーダ、（４ンは選択された行お
よび列の交点のメモリセルから読み出されたデータ信号
を出力信号Ｑとして出力するとともに、選択されたメモ
リセルにデータＤを書き込むための入出力バッファを示
している。なお、メモリ素子の機能として必要な他の信
号については本発明の本節には関係しないので説明を省
いである。
ところで、このように配置されたメモリ装置において、
メモリセルアレイ（１）内で製造上の欠陥により例えば
１ビツトあるいは１行の不良ビットが存在したりして製
造歩留ま如を低下させることはよく知られておシ、この
歩留まりを改善した半導体メモリ装置として、冗長機能
付きメモリ装置が研究、開発されている。この冗長機能
付きメモリ装置は、第１図に示すように、メモリセルア
レイ（１）上の一部に予備の行領域（５）と予備の行デ
コーダ（６）を配置したもので、不良のビットがメモリ
素子のウェハテスト時に検出された際に、その選択され
た行を不活性にし、該選択信号で活性化する行デコーダ
とそれに接続された予備行に置換して不良をなくすよう
にしたものである。この不良ビットを不活性にする方法
および予備デコーダを活性化する方法として、内蔵した
ヒユーズを電気的にあるいはレーザ光で切断することが
知られている。
メモリセルアレイ（１）内で製造上の欠陥により例えば
１ビツトあるいは１行の不良ビットが存在したりして製
造歩留ま如を低下させることはよく知られておシ、この
歩留まりを改善した半導体メモリ装置として、冗長機能
付きメモリ装置が研究、開発されている。この冗長機能
付きメモリ装置は、第１図に示すように、メモリセルア
レイ（１）上の一部に予備の行領域（５）と予備の行デ
コーダ（６）を配置したもので、不良のビットがメモリ
素子のウェハテスト時に検出された際に、その選択され
た行を不活性にし、該選択信号で活性化する行デコーダ
とそれに接続された予備行に置換して不良をなくすよう
にしたものである。この不良ビットを不活性にする方法
および予備デコーダを活性化する方法として、内蔵した
ヒユーズを電気的にあるいはレーザ光で切断することが
知られている。
あるいは高抵抗のヒユーズをレーザ光にょシ低抵抗にす
る方法も知られている。しかし、上記いずれの方法を用
いたとしても、従来では、置換はメモリ素子内部でなさ
れているので、パッケージに収納した後には該メモリ素
子が冗長機能を用いているかどうかの判断ができなかっ
た。
る方法も知られている。しかし、上記いずれの方法を用
いたとしても、従来では、置換はメモリ素子内部でなさ
れているので、パッケージに収納した後には該メモリ素
子が冗長機能を用いているかどうかの判断ができなかっ
た。
そのため、パッケージに収納した後でも、メモリ素子か
冗長機能を用いているかどうかを判断できる方法として
、最近、該メモリ素子のデータ入力信号りを高電圧に設
定し、アドレス信号を入力しながら出力信号Ｑを調べる
ものが提案されている。しかし、この方法では、出力信
号Ｑを低レベルとするアドレス信号に対応したセルは冗
長機能を用いていず、出力信号Ｑを高レベルとするアド
レス信号に対応したセルが予備のビットを用いていると
判断される。
冗長機能を用いているかどうかを判断できる方法として
、最近、該メモリ素子のデータ入力信号りを高電圧に設
定し、アドレス信号を入力しながら出力信号Ｑを調べる
ものが提案されている。しかし、この方法では、出力信
号Ｑを低レベルとするアドレス信号に対応したセルは冗
長機能を用いていず、出力信号Ｑを高レベルとするアド
レス信号に対応したセルが予備のビットを用いていると
判断される。
このように、従来のメモリ装置は、上記のように福成さ
れているので、冗長機能を有したメモリ素子をパッケー
ジに収納した後、該メモリ素子が予備セルを使用してい
るか否かを判断することが不可能となったり、またそれ
を判断できたとしても複数なテストを必要としていた。
れているので、冗長機能を有したメモリ素子をパッケー
ジに収納した後、該メモリ素子が予備セルを使用してい
るか否かを判断することが不可能となったり、またそれ
を判断できたとしても複数なテストを必要としていた。
本発明は以上の点に鑑み、かかる従来の欠点を解消する
ためになされたもので、その目的はきわめて簡単ガテス
トによって冗長機能を使用しているか否かを容易に判断
できる機能を付加した半導体メモリ装置を提供すること
にある。
ためになされたもので、その目的はきわめて簡単ガテス
トによって冗長機能を使用しているか否かを容易に判断
できる機能を付加した半導体メモリ装置を提供すること
にある。
このような目的を達成するために、本発明は、入力信号
または電源端子のいずれかの端子間にスイッチング素子
とヒユーズを直列に配置し、冗長機能を使用するかある
いは使用しないときに前記ヒユーズを切断して、前記ス
イッチング素子をオンにしたときその端子間が４通状態
にあるか否かを検知することにより、識別を可能とする
ようにしたものである。
または電源端子のいずれかの端子間にスイッチング素子
とヒユーズを直列に配置し、冗長機能を使用するかある
いは使用しないときに前記ヒユーズを切断して、前記ス
イッチング素子をオンにしたときその端子間が４通状態
にあるか否かを検知することにより、識別を可能とする
ようにしたものである。
以下、本発明の実施例を図について説明する。
第２図は本発明に係る半導体メモリ装置の基本的な回路
、１１に成因である。第２図々おいて、（Ｎｉ）。
、１１に成因である。第２図々おいて、（Ｎｉ）。
（Ｎ２）および（Ｎ３）はそれぞれメモリ素子の入力信
号端子、（Ｑ２１）、（Ｑ２２）は前記各入力信号端子
（Ｎ１） 、 （Ｎ２ ）より入力された信号を増幅す
るためのＮチャネルＭＯＳトランジスタである。また（
Ｉ）はレーザ光により切断可能な通常のヒユーズを示し
ている。
号端子、（Ｑ２１）、（Ｑ２２）は前記各入力信号端子
（Ｎ１） 、 （Ｎ２ ）より入力された信号を増幅す
るためのＮチャネルＭＯＳトランジスタである。また（
Ｉ）はレーザ光により切断可能な通常のヒユーズを示し
ている。
また、（Ｑｌ）は前記入力信号端子（Ｎｔ ）と（Ｎ２
）間に配置されるヒユーズ（Ｌ）に対し直列に接続され
るスイッチング素子としてのエン／＼ンスメント型ＭＯ
８）ランジスタであり、該トランジスタ（Ｑｌ）は、そ
のゲート電極０υが前記端子（Ｎ３）に接続され、ドレ
イン電極（１２１がヒユーズ（Ｌ）の一端側に、゛ノー
ス電極（１３）が入力信号端子（Ｎ２）側にそれぞれ接
続される。そして前記ゲー）を極０１）に入力信号端子
（Ｎ３）より正の電圧を印加したときにドレイン電極（
１２＋、ソース電極（１３ｊ間に電流が流れるように設
定されている。したがって、入力信号（Ｎ３）に加えら
れる・電圧がＭＯＳトランジスタ（Ｑｌ ）のしきい値
より低ければ、該トランジスタ（Ｑｌ）は非導通になり
、入力信号端子（Ｎｌ）と（ＮＺ）間に電位差を与えて
も電流は流れない。一方、入力信号端子（Ｎ８）に加え
られる電圧がＭＯＳトランジスタ（Ｑｌ）のしきい値よ
り高くなれば、これは導通状態になシ、入力信号端子（
Ｎｌ ） 、 （Ｎ２ ）間に電位差を与えることによ
って電流が流れる。それ故、かかる回路においては、前
記ヒユーズ（Ｌ）が切断された状態にある条件下では入
力信号端子（Ｎｉ ） 、 （Ｎ２ ）間に電流が流れ
ることはない。
）間に配置されるヒユーズ（Ｌ）に対し直列に接続され
るスイッチング素子としてのエン／＼ンスメント型ＭＯ
８）ランジスタであり、該トランジスタ（Ｑｌ）は、そ
のゲート電極０υが前記端子（Ｎ３）に接続され、ドレ
イン電極（１２１がヒユーズ（Ｌ）の一端側に、゛ノー
ス電極（１３）が入力信号端子（Ｎ２）側にそれぞれ接
続される。そして前記ゲー）を極０１）に入力信号端子
（Ｎ３）より正の電圧を印加したときにドレイン電極（
１２＋、ソース電極（１３ｊ間に電流が流れるように設
定されている。したがって、入力信号（Ｎ３）に加えら
れる・電圧がＭＯＳトランジスタ（Ｑｌ ）のしきい値
より低ければ、該トランジスタ（Ｑｌ）は非導通になり
、入力信号端子（Ｎｌ）と（ＮＺ）間に電位差を与えて
も電流は流れない。一方、入力信号端子（Ｎ８）に加え
られる電圧がＭＯＳトランジスタ（Ｑｌ）のしきい値よ
り高くなれば、これは導通状態になシ、入力信号端子（
Ｎｌ ） 、 （Ｎ２ ）間に電位差を与えることによ
って電流が流れる。それ故、かかる回路においては、前
記ヒユーズ（Ｌ）が切断された状態にある条件下では入
力信号端子（Ｎｉ ） 、 （Ｎ２ ）間に電流が流れ
ることはない。
したがって、本発明によると、冗長機能を使用した際に
ヒユーズ（Ｌ）は切断するものとし、かつ使用しなかっ
た場合には切断しないものとすると、入力信号端子（Ｎ
ｓ ） Ｋ ＭＯＳ トランジスタ（Ｑｌ ）のしきい
値より高い電圧を与えた際に、入力信号端子（Ｎｌ）
、 （Ｎ２ ）間が導通状態になるか、あるいは非導通
状態であるかを検知することにより、メモリ素子が冗長
機能を使用しているか否かをパッケージ封止後において
も容易に判断することができる。
ヒユーズ（Ｌ）は切断するものとし、かつ使用しなかっ
た場合には切断しないものとすると、入力信号端子（Ｎ
ｓ ） Ｋ ＭＯＳ トランジスタ（Ｑｌ ）のしきい
値より高い電圧を与えた際に、入力信号端子（Ｎｌ）
、 （Ｎ２ ）間が導通状態になるか、あるいは非導通
状態であるかを検知することにより、メモリ素子が冗長
機能を使用しているか否かをパッケージ封止後において
も容易に判断することができる。
第３図は本発明による第１の実施例を示すもので、第３
図において第２図と同一または相描部分は同一符号を付
してその説明は省略する。この実施例では、半導体メモ
リ装置を製造する従来と同様の工程において例えば多結
晶シリコンまたはアルミニウムを用いてレーザ光によ多
切断可能なヒユーズ■を形成し、ＭＯＳトランジスタ（
Ｑｌ）の制御端子としてグランド端子（Ｖｓ ｓ ）を
用いたものである。これによると、通常の動作状態では
ＭＯＳトランジスタ（Ｑｌ）のゲート電、極が常にグラ
ンドレベルに保たれるため、該トランジスタ（Ｑｌ）の
しきい値が十分低い一値であってもメモリ素子の動作に
は影響を及ぼさないことになる。
図において第２図と同一または相描部分は同一符号を付
してその説明は省略する。この実施例では、半導体メモ
リ装置を製造する従来と同様の工程において例えば多結
晶シリコンまたはアルミニウムを用いてレーザ光によ多
切断可能なヒユーズ■を形成し、ＭＯＳトランジスタ（
Ｑｌ）の制御端子としてグランド端子（Ｖｓ ｓ ）を
用いたものである。これによると、通常の動作状態では
ＭＯＳトランジスタ（Ｑｌ）のゲート電、極が常にグラ
ンドレベルに保たれるため、該トランジスタ（Ｑｌ）の
しきい値が十分低い一値であってもメモリ素子の動作に
は影響を及ぼさないことになる。
第４図は本発明の第２の実施例を示すもので、第２図と
の異なる点は、ＭＯ８）ランジスタ（Ｑｌ）の制御端子
として、各ＮチャネルＭＯＳトランジスタ（Ｑ２１）
、 （Ｑ２２）に各々の信号を入力とする入力信号端子
（Ｎｌ） 、 （Ｎｚ）と同様の入力信号端子（Ｎ８）
を使用したことにある。この場合ＭＯ８）ランジスタ（
Ｑｌ）のしきい値は入力信号端子（Ｎ８）に与えられる
信号レベルより十分高い値に設定すればよい。なお、第
４図中、（Ｑ２Ｂ）は入力信号端子（Ｎ３）より入力さ
れる信号を増幅するＮチャネルＭＯＳトランジスタであ
る。
の異なる点は、ＭＯ８）ランジスタ（Ｑｌ）の制御端子
として、各ＮチャネルＭＯＳトランジスタ（Ｑ２１）
、 （Ｑ２２）に各々の信号を入力とする入力信号端子
（Ｎｌ） 、 （Ｎｚ）と同様の入力信号端子（Ｎ８）
を使用したことにある。この場合ＭＯ８）ランジスタ（
Ｑｌ）のしきい値は入力信号端子（Ｎ８）に与えられる
信号レベルより十分高い値に設定すればよい。なお、第
４図中、（Ｑ２Ｂ）は入力信号端子（Ｎ３）より入力さ
れる信号を増幅するＮチャネルＭＯＳトランジスタであ
る。
第５図は本発明の第３の実施例を示すものであわ、ＭＯ
Ｓトランジスタ（Ｑｌ）のゲート電極を入力信号端子（
Ｎ１）に接続しても同様の効果が得られることは明らか
である。
Ｓトランジスタ（Ｑｌ）のゲート電極を入力信号端子（
Ｎ１）に接続しても同様の効果が得られることは明らか
である。
なお、本発明は、冗長機能付きメモリ素子として、冗長
機能を使用しないときにヒユーズ（Ｌ）を切断し、かつ
使用したときにヒユーズ（Ｌ）を切断しない場合であっ
ても、同様に適用できる。才た、ＮチャネルＭＯＳトラ
ンジスタの他にＰチャネルＭＯＳトランジスタでも電圧
の極性を逆にすることによ如、同様に適用できることは
明らかである。
機能を使用しないときにヒユーズ（Ｌ）を切断し、かつ
使用したときにヒユーズ（Ｌ）を切断しない場合であっ
ても、同様に適用できる。才た、ＮチャネルＭＯＳトラ
ンジスタの他にＰチャネルＭＯＳトランジスタでも電圧
の極性を逆にすることによ如、同様に適用できることは
明らかである。
さらにまた、本発明は、各々ＭＯＳトランジスタ（Ｑ２
１）〜（Ｑ２８ ）は本発明を構成するうえで必ずしも
必要なものではなく、また各端子（Ｎｌ）〜（Ｎ８）は
入力信号端子ではなく、電源端子であってもよく、さら
にＭＯＳトランジスタ（Ｑｌ）は複数個のＭＯ８）ラン
ジスタを用いてもよいことは明らかである。
１）〜（Ｑ２８ ）は本発明を構成するうえで必ずしも
必要なものではなく、また各端子（Ｎｌ）〜（Ｎ８）は
入力信号端子ではなく、電源端子であってもよく、さら
にＭＯＳトランジスタ（Ｑｌ）は複数個のＭＯ８）ラン
ジスタを用いてもよいことは明らかである。
また、上述の実施例では、冗長機能の使用状態をレーザ
光によりヒユーズ（Ｌ）を切断するか否かによっている
場合であったが、本発明はレーザ光により高抵抗のヒユ
ーズを低抵抗にするか否かによっても実現し得ることは
明らかである。
光によりヒユーズ（Ｌ）を切断するか否かによっている
場合であったが、本発明はレーザ光により高抵抗のヒユ
ーズを低抵抗にするか否かによっても実現し得ることは
明らかである。
以上説明したように、本発明は、メモリセルアレイ上に
不良ビットを置換すべき予備ビットを有する冗長機能を
備えた半導体メモリ装置において、該メモリ装置の端子
間に、電流の導通、非導通を制御可能なスイッチング素
子とヒユーズ全直列に配置することにより、きわめて簡
単カテストによって冗長機能を使用しているか否かをパ
ッケージ封止後でも容易に識別することができる効果が
ある。
不良ビットを置換すべき予備ビットを有する冗長機能を
備えた半導体メモリ装置において、該メモリ装置の端子
間に、電流の導通、非導通を制御可能なスイッチング素
子とヒユーズ全直列に配置することにより、きわめて簡
単カテストによって冗長機能を使用しているか否かをパ
ッケージ封止後でも容易に識別することができる効果が
ある。
第１図は通常周知の冗長機能付き半導体メモリ装置のブ
ロック図、第２図は本発明に係る半導体メモリ装置の基
本的な回路構成図、第３図は本発明の第１の実施例を示
す゛回路構成図、第４図は本発明の第２の実施例を示す
回路構成図、第５図は本発明の第３の実施例を示す回路
構成図である。 （Ｑｌ）、（Ｑｚｌ）〜（Ｑ２８）・ｅ・・ＭＯＳトラ
ンジスタ、（Ｌ）・・・・ヒユーズ、（Ｎ１）〜（Ｎａ
）・・・・入力信号端子、（Ｖｓｓ）・・・・グランド
端子。 代理人 葛 野 信 − 第１図 。 第５コ １１１ｊ−１１′１−１）長官Ｉ役 １ ・ｊ＞ ｌ’１．の表示 ｆ１１ｇｒ！昭 ５
８−７０１３号２．５と明の名称 半導体メモリ装置 ３、 ｉｉｉ＋ｌ−をする者 ’Ｉｆ’ｌとの関係 ４．、ｌ、Ｈ：’、Ｉ、出１９
（！人ｆＩ 所 東ｓ；〔都Ｆ・代Ｉｌ１区
九〇）内爪ｌ’１−１２番：）′Ｊ：。 名 ４シ、 （ｆｉＯ］ ） −、斐′市磯株式会ｔ
１代表ｈ 片 １１１ 仁 八 部 ／Ｉ 、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６ 補正の内容 明細書第６頁第３行の「複数」を「複雑」と補正する。 以 上
ロック図、第２図は本発明に係る半導体メモリ装置の基
本的な回路構成図、第３図は本発明の第１の実施例を示
す゛回路構成図、第４図は本発明の第２の実施例を示す
回路構成図、第５図は本発明の第３の実施例を示す回路
構成図である。 （Ｑｌ）、（Ｑｚｌ）〜（Ｑ２８）・ｅ・・ＭＯＳトラ
ンジスタ、（Ｌ）・・・・ヒユーズ、（Ｎ１）〜（Ｎａ
）・・・・入力信号端子、（Ｖｓｓ）・・・・グランド
端子。 代理人 葛 野 信 − 第１図 。 第５コ １１１ｊ−１１′１−１）長官Ｉ役 １ ・ｊ＞ ｌ’１．の表示 ｆ１１ｇｒ！昭 ５
８−７０１３号２．５と明の名称 半導体メモリ装置 ３、 ｉｉｉ＋ｌ−をする者 ’Ｉｆ’ｌとの関係 ４．、ｌ、Ｈ：’、Ｉ、出１９
（！人ｆＩ 所 東ｓ；〔都Ｆ・代Ｉｌ１区
九〇）内爪ｌ’１−１２番：）′Ｊ：。 名 ４シ、 （ｆｉＯ］ ） −、斐′市磯株式会ｔ
１代表ｈ 片 １１１ 仁 八 部 ／Ｉ 、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６ 補正の内容 明細書第６頁第３行の「複数」を「複雑」と補正する。 以 上
Claims (1)
- 【特許請求の範囲】 （１１メモリセルアレイ上に不良ビットを置換すべき予
備のビットを有する冗長機能を備えた半導体メモリ装置
において、該半導体メモリ装置の入力信号または電源端
子のいずれかの端子間に、電流の導通、非導通を制御可
能なスイッチング素子とヒユーズを直列に配置して構成
したことを特徴とする半導体メモリ装置。 （２）スイッチング素子として絶縁ゲート型電界効果ト
ランジスタを用い、該トランジスタのソース電極（また
はドレイン電極）と入力信号または電源端子のいずれか
一方の端子間にヒユーズを配置し、前記トランジスタの
ドレイン電極（またはソース電極）をもう一方の端子に
接続するとともに、前記両方の端子とは異なる１つの端
子に前記トランジスタのゲート電極を接続することを特
徴とする特許請求の範囲第１項記載の半導体メモリ装置
。 （３）スイッチング素子として絶縁ゲート型電界効果ト
ランジスタを用い、該トランジスタのソース電極（また
はドレイン電極）と入力信号または電源端子のいずれか
一方の端子間にヒユーズを配置し、前記トランジスタの
ドレイン電極（またはソース電極）をもう一方の端子に
接続するとともに、これら両端子のいずれかに前記トラ
ンジスタのゲート電極を接続することを特徴とする特許
請求の範囲第１項記載の半導体メモリ装置。 （４）ヒユーズとして、レーザ光により切断可能なもの
かあるいけ高抵抗を低抵抗化可能なヒユーズを配置する
ことを特徴とする特許請求の範囲第１項、第２項または
第３項記載の半導体メモリ装置。 （５）スイッチング素子として絶縁ゲート型電界効果ト
ランジスタを用い、該トランジスタのしきい値電圧を入
力信号電圧よりも十分高い値に設定することを特徴とす
る特許請求の範囲第３項または第４項記載の半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007013A JPS59129999A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007013A JPS59129999A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59129999A true JPS59129999A (ja) | 1984-07-26 |
Family
ID=11654156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007013A Pending JPS59129999A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144300A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 読み出し専用メモリコード番号確認回路 |
| FR2662505A1 (fr) * | 1990-05-23 | 1991-11-29 | Samsung Electronics Co Ltd | Puce de circuit integre a semiconducteurs possedant un circuit d'identification a l'interieur. |
-
1983
- 1983-01-17 JP JP58007013A patent/JPS59129999A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144300A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 読み出し専用メモリコード番号確認回路 |
| FR2662505A1 (fr) * | 1990-05-23 | 1991-11-29 | Samsung Electronics Co Ltd | Puce de circuit integre a semiconducteurs possedant un circuit d'identification a l'interieur. |
| NL9001837A (nl) * | 1990-05-23 | 1991-12-16 | Samsung Electronics Co Ltd | Geintegreerde halfgeleide ketenchip met daarin een identificatieketen. |
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