JPH03113899A - メモリ冗長回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に、半導体メモリに関するものであり、
とりわけ、放射線耐性を有するメモリ冗長回路に関する
ものである。

Ｂ、従来技術 半導体メモリ・チップ上に、機能しない正規の記憶場所
に取って代る予備の記憶場所が含まれている。不良な語
線またはビット線に取って代る再プログラミング可能な
冗長語線及びビット線をチップに組み込むように設計さ
れている。このプログラミングは、回路に含まれたヒユ
ーズをとばして、不良な語線または不良なビット線を除
外し、それに代えて冗長線の１つを用いることによって
、製造テスト時に行なうことができる。典型的な先行技
術による冗長選択回路は、冗長回路に含まれているヒユ
ーズをとばすことによって選択的に使用可能になる。こ
うした先行技術による回路に関する１つの問題は、該回
路が使用可能になっているか否かに関係なく、メモリチ
ップの通常の動作時に、やはり、電力を散逸するという
ことである。

電力散逸の影響が付加されることが、こうした先行技術
による設計にとっての欠点である。ヒユーズをとばすこ
とによって選択される他の先行技術による冗長選択回路
には、ヒユーズをとばすことによって使用可能になった
後、冗長回路は、メモリチップに加えられるチップ選択
信号によって有効に使用可能また使用禁止なるという特
徴が含まれている。このため、そのメモリチップが選択
されない場合、冗長回路によっ、て生じる電力散逸が排
除されることになる。しかし、この先行技術による冗長
回路には、やはり、ヒユーズがとばされているか否かに
関係な（、チップ選択信号がオンの場合には、電力散逸
が付加されることになる。

やはり、電力散逸の最小化は、メモリチップに冗長回路
を用いる先行技術においては達成が困難であった必要な
利点である。さらに、静的メモリチップが、強い放射環
境にさらされると、記憶素子の２進状態を維持する上で
、重大な問題を生じることになる。先行技術による冗長
回路は、一般に、浮遊電位を有するノードを含んでいる
ため、放射線耐性を強化することができなかった。

Ｃ０発明が解決しようとする問題点 従って、本発明の目的は、改良形メモリ冗長回路を提供
することにある。

本発明のもう１つの目的は、電力散逸を最小限にとどめ
る改良形メモリ冗長回路を提供することにある。

本発明のさらにもう１つの目的は、耐放射特性の向上し
た改良形メモリ冗長回路を提供することにある。

Ｄ０問題点を解決するための手段 本発明の目的は、待機電力がゼロで、放射線耐性を何す
るメモリ冗長回路によって実現される。

チップ選択信号がなければ使用禁止になる、ヒユーズ付
きの冗長選択回路が開示されている。該回路は、浮遊電
位を有するノードの使用を避けるという特徴があり、こ
れによって、耐放射特性が高められる。特定のメモリチ
ップに冗長性が必要なければ、回路の一部をなすヒユー
ズをそのままにしてお（ことによって、その回路が有効
に使用禁止になる。あるいはまた、欠陥のあるメモリチ
ップにテストを行なう場合、回路の一部をなすヒユーズ
をとばすことによって、冗長回路を選択的に使用可能に
し、そのチップに関する所望の冗長性が与えられる。そ
の後、冗長回路は、メモリチップの活性部分となり、該
チップにチップ選択信号が加えられると、選択的に使用
可能になる。この回路の有利な特徴は、その使用可能ヒ
ユーズが飛ばされていないか、あるいは、チップ選択信
号がオフのため、その機能が用いられない場合は、電力
散逸を生じないということである。こうして、待機電力
がゼロで、耐放射性のメモリ冗長回路が得られる。

Ｅ、実施例 第１図は、静的メモリ・アレイと冗長選択回路との関係
を示す全体構成のブロック図ではある。

静的メモリΦアレイ１０は、例えば、８ビツトまたはｌ
Ｂビット幅のアドレスによってアドレス指定される静的
フリップ・フロップ・メモリ・セル素子の行と列から構
成される。この例の場合、アドレス・バッファ１２に１
６ビツトのアドレスが加′えられ、次に、正規のデコー
ダ１４と冗長デコーダＩ８の両方に、その１８ビツトが
加えられる。チップ選択信号！８が、冗長選択回路２０
とアドレス・バッファ１２の両方に加えられ、メモリ・
チップを使用可能にする働きをする。線１８におけるチ
ップ・選択信号が使用可能状態にある場合、アドレス・
バッファ１２は、その入力に加えられるアドレスを正規
のデコーダ１４にゲートする。正規のデコーダ１４が使
用可能になり、アドレス・バッファ１２によって加えら
れるアドレス値を解読し、アレイ１０の適正な列及び行
をアドレス指定して、所望のメモリーセルにアクセスす
る。メモリ・チップの製造時に、テストによって、アレ
イ１０における記憶セルの列または行に欠陥のあるセル
が含まれていると判定されると、製造時に、冗長選択回
路２０における適合する選択ヒユーズがとばされ、冗長
デコーダ１Ｇにおける適合する解読回路のヒユーズもと
ばされて、欠陥セルを含む列または行がアドレス指定さ
れると、冗長デコーダ１Ｂが正規のデコーダ１４を使用
禁止にし、予備の冗長列または行２２を使用可能にする
。

冗長選択回路２０については、第１図の回路概略図にさ
らに詳細に示されている。第１図に示す回路は、第１の
使用可能ヒユーズ１と第２の使用可能ヒユーズ２が第１
図に示すように接続された０Ｍ０８回路である。第１図
の回路は、正電位ＶＤＤと大地電位ＧＮＤの間に接続さ
れている。該回路は、ｖＤＤと第１のノード、Ａとの間
に接続されたプル・アップ抵抗器Ｒを有する。第１の使
用可能ヒユーズ１が、ノードＡとＮチャネルＦＥＴ素子
５のドレインの間に接続され、該ＦＥＴ素子のソースは
、大地電位に接続され、そのゲートは、線１８を介して
チップ選択信号Ｃ８に接続されている。該回路には、更
にＶＤＤと第２のノードＢの間に接続された第２の使用
可能ヒユーズも含まれている。第２のＮチャネルＦＥＴ
素子４は、そのドレインがノードＢに接続され、そのソ
ースはＮチャネルＦＥＴ素子５のドレインに接続されて
いる。ＦＥＴ素子４のゲートは、ノードＡに接続されて
いる。第１図の回路には、更にそのソースがＶＤＤに接
続され、そのドレインがＰチャネルＦＥＴ素子２Ｂのソ
ースに接続されたＰチャネルＦＥＴ素子２４が含まれて
いる。ＰチャネルＦＥＴ素子２６は、ドレインがノード
Ｃに接続されている。ＮチャネルＦＥＴ素子６は、その
ドレインがノードＣに接続され、ソースがＮチャネルＦ
ＥＴ素子７のドレインに接続されている。ＮチャネルＦ
ＥＴ素子７は、そのソースが大地電位に接続されている
。ＰチャネルＦＥＴ素子２４のゲートが、チップ選択信
号の補数Ｃ８−に接続される。ＰチャネルＦＥＴ素子２
Ｂのゲート及びＮチャネルＦＥＴ素子６のゲートが、共
に、ノードＢに接続されている。

ＮチャネルＦＥＴ素子７のゲートは、チップ選択信号Ｃ
８の真の値に接続される。第１図の回路には、更にその
ドレインがノードＣに接続されたＮチャネルＦＥＴ素子
８が含まれている。ＮチャネルＦＥＴ素子８のソースは
、大地電位に接続され、ゲートは、チップ選択信号Ｃ８
・の補数に接続される。素子２４．２Ｇ、８．７、及び
、８から成る回路部分は、マルチブレイクサとして機能
する。ノードＣは、冗長デコーダ１Ｂに対する使用可能
出力である線２８に接続される。これが、本発明の基本
回路を構成する。第１図の回路には、任意選択により、
さらにノードＣにおける出力インバータ回路を含めるこ
とも可能である。

第１図の回路には、手つかずのままの使用可能ヒユーズ
１及び２が示されている。第１図の回路の動作は、次の
通りである。、２つのヒユーズがとんでいなければ、使
用可能出力２８は、以下の理由から常に低のままである
。Ｃ８が低（チップが選択されていないことを示す）の
場合、ＣＳ−は高になり、ＮチャネルＦＥＴ素子８がオ
ンになって、このため、ノードＣは低になり、使用可能
出力２８が低になる。Ｎ素子５はオフであり、従って、
アースへの直接経路が生じないので、回路内での直流電
力消費（待機電力）は発生しない。Ｃ８が高（チップが
選択されている）の場合、ＮチャネルＦＥＴ素子５がオ
ンになり、ノードＡが低になる。

これは、使用可能ヒユーズ１の抵抗（約１００オーム）
がプルアップ抵抗Ｒ（約数百キロオーム）に比べてはる
かに小さく、ヒユーズ１両端間での電圧降下はごくわず
かしかないということになり、従って、ノードＡがほぼ
大地電位になるためである。次に、ＮチャネルＦＥＴ素
子４がオフになり、ノードＢがアースから分離されるた
め、ノードＢは、ヒユーズ２を介してＶＤＤの高レベル
に保たれる。ＮチャネルＦＥＴ素子６及び７が、ここで
、オンになり、使用可能出力２８を再び低にするので、
ノードＣの電位は低である。唯一の直流電力消費（有効
）が、プル・アップ抵抗器Ｒ及び使用可能ヒユーズ１を
通り、ＮチャネルＦＥＴ素子５を介してアースに至る経
路に生じる。この電力は、電力＝ｖＤＤ２／抵抗のため
、わずかである。５００キロオームのプル・アップ抵抗
器と５ボルトのＶＤＤの場合、この電力は、５０マイク
ロワツトにすぎない。従って、有効電力は、無視しても
かまわない。

第３図には、２つのヒユーズ１及び２がとんだ状態にあ
る。第１図の回路が示されている。こうした状態の場合
、冗長デコーダ１Ｂにおける適合する解読ヒユーズもと
ばされて、削除すべきアレイ１０内の特定の列または行
が示されるので、冗長素子２２に関する冗長列または行
の置換が可能になる。

第３図の回路は、次のように動作する。使用可能ヒユー
ズ１及び２がとばされると、冗長性が選択され、回路は
、第３図のようになる。ノードＡは、プル・アップ抵抗
器Ｒを介して、常に電位ＶＤＤの高レベルになる点に留
意されたい。このため、Ｃ８が高の場合、使用可能出力
２８は高になり、Ｃ８が低の場合、低になる。従って、
第３図の回路は、チップが選択されない場合、電力の散
逸がないということになる。

結果として得られる回路は、放射線耐性に優れ、あらゆ
る非選択状態において電力の散逸が最小になるヒユーズ
冗長性選択回路を与える。放射線耐性は、浮遊ノードを
避けることによって達成される。

第４図には、第１図及び第３図の素子２４．２Ｇ、８．
７、及び、８から成るマルチプレクサが、第４図の素子
３０１・３１１３２．３３、及び、３４図に取って代わ
られる、本発明の代替実施例が示されている。

第４図の素子３０及び３１は、ゲートがチップ選択信号
Ｃ８に接続されたＮチャネルＦＥＴ素子３０と、ゲート
がチップ選択信号の補数Ｃ８・に接続されるＰチャネル
ＦＥＴ素子３１から構成されるバスゲートを表わしてい
る。また、第４図には、ゲートがチップ選択信号Ｃ８に
接続されているＰチャネルＦＥＴ素子３２も含まれてお
り、素子３２は、ソース・ドレイン経路が出力ノードＤ
と正電位ＶＤＤの間に接続されている。ＰチャネルＦＥ
Ｔ素子３３とＮチャネルＦＥＴ素子３４は、ノードＤと
使用可能出力２８の間におけるインバータ回路として機
能する。こうして、第１図及び第３図における素子２４
．２ｅ、６．７、及び、８からなるマルチプレクサの動
作は、第４図の素子３０〜３４のパスゲート構成によっ
て実現する。

第１図、第３図、及び、第４図の回路は、浮遊電位のノ
ードを避けるように設計が施されている。

すなわち、該回路は、ノードにおける電荷の蓄積に頼ら
ない。従って、回路のどの部分がイオン化放射線にさら
されても、論理状態に不慮の変化を生じることはない。

該回路のこの放射線耐性の特徴と低電力散逸特性が組み
合わせられることによって、宇宙を運ばれる用途にとっ
ては理想的な回路になる。

【図面の簡単な説明】

第１図は、使用可能ヒユーズがとばされていない、本発
明の冗長回路の回路図である。 第２図は、メモリΦチップの全体構成図である。 第３図は、使用可能ヒユーズがとばされている、第１図
の回路に関するもう１つの図である。 第４図は、本発明の代替実施例を示すものである。 １．２　・・・・使用可能ヒユーズ、 ４〜８−ＮチャネルＦＥＴ素子、 ＩＯ・・・静的メモリ・アレイ、 １２・・・アドレス・バッファ、 １４・・・正規のデコーダ、 １６・・・冗長デコーダ、 １８・・・チップ選択信号、 ２４．２Ｂ・・・ＰチャネルＦＥＴ素子、２８・・・使
用可能出力、 ３０・・・ＮチャネルＦＥＴ素子、 ３１〜３３・・・　ＰチャネルＦＥＴ素子、３４ ＮチャネルＦＥＴ素子

Claims (3)

【特許請求の範囲】
1. （１）そのドレインが第１のノードに接続され、ソース
   が大地電位に接続され、ゲートがチップ選択信号に接続
   された第１のＮチャネルＦＥＴ素子と、前記第１のノー
   ドと第２のノードの間に接続された第１の使用可能ヒュ
   ーズと、 前記第２のノードと正電位の間に接続されたプル・アッ
   プ・インピーダンス素子と、 そのドレインが第３のノードに接続され、ソースが前記
   第１のノードに接続され、ゲートが前記第２のノードに
   接続された第２のＮチャネルＦＥＴ素子と、 前記第３のノードと前記正電位の間に接続された第２の
   使用可能ヒューズと、 データ入力が前記第３のノードに接続され、制御入力が
   前記チップ選択記号に接続され、出力ノードがメモリ・
   アレイの冗長記憶素子に結合されていて、選択的に前記
   冗長記憶素子を前記メモリ・アレイにおける故障した記
   憶素子の代りに利用するマルチプレクサ回路とを有する
   、 冗長回路。
2. （２）デコーダ回路が、前記出力ノードと前記冗長記憶
   素子の間に接続されていることを特徴とする請求項１に
   記載の回路。
3. （３）前記デコーダ回路は、前記故障のある記憶素子に
   接続された出力を備えることを特徴とする、請求項２に
   記載の回路。