JPS59130441A - ヒューズ型ｒｏｍの書込み方法 - Google Patents
ヒューズ型ｒｏｍの書込み方法Info
- Publication number
- JPS59130441A JPS59130441A JP57226520A JP22652082A JPS59130441A JP S59130441 A JPS59130441 A JP S59130441A JP 57226520 A JP57226520 A JP 57226520A JP 22652082 A JP22652082 A JP 22652082A JP S59130441 A JPS59130441 A JP S59130441A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- protective film
- voltage
- film
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/80—Electrical treatments, e.g. for electroforming
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、メモリー半導体装置内に形成されているヒユ
ーズ、より詳しく述べるならば、このようなヒユーズの
電気的溶断方法の改善に関するものである。
ーズ、より詳しく述べるならば、このようなヒユーズの
電気的溶断方法の改善に関するものである。
（２１技術の背景
ヒ＝−ズ會備えた半導体メモリーにはヒユーズ溶断型Ｒ
ＯＭあるいは冗長回路のあるＲＡＭがあり、ヒユーズ溶
断型ＲＯＭではヒユーズ全溶断することで情報？書き込
み、また、冗長回路のあるＲＡ八へで（は不良ビットｒ
含む行や列を予備の行や列にｆき換えるためにヒ＝−ズ
を溶断する。このようなヒユーズに過電流上流すことに
よって溶断している。
ＯＭあるいは冗長回路のあるＲＡＭがあり、ヒユーズ溶
断型ＲＯＭではヒユーズ全溶断することで情報？書き込
み、また、冗長回路のあるＲＡ八へで（は不良ビットｒ
含む行や列を予備の行や列にｆき換えるためにヒ＝−ズ
を溶断する。このようなヒユーズに過電流上流すことに
よって溶断している。
（３）従来技術と問題点
半導体装置内のヒユーズ部は、一般的に、第１図および
第２図に示すような構造であり、ヒユーズｌはヒユーズ
材であるポリシリコンなどで絶縁膜（例えば、５ｉＱ２
膜）２上に形成さ几、切断される細長い中央部３と両側
のバッド４，５とからなる。バッド４，５のそれぞｎに
は配線（例えば、アルミニウム配線層）６，７が接続さ
れている０第２図に示すようにヒユーズｌおよび配線６
，７はパッシベーション膜である保護膜（例えば、ＰＳ
Ｇ膜→８で覆われている。なお、第１図はこの保護膜８
のない状態でのヒユーズ部を示す。そして、絶縁膜２は
半導体基板（例えば、シリコンウェハ）９上に形成され
ている。
第２図に示すような構造であり、ヒユーズｌはヒユーズ
材であるポリシリコンなどで絶縁膜（例えば、５ｉＱ２
膜）２上に形成さ几、切断される細長い中央部３と両側
のバッド４，５とからなる。バッド４，５のそれぞｎに
は配線（例えば、アルミニウム配線層）６，７が接続さ
れている０第２図に示すようにヒユーズｌおよび配線６
，７はパッシベーション膜である保護膜（例えば、ＰＳ
Ｇ膜→８で覆われている。なお、第１図はこの保護膜８
のない状態でのヒユーズ部を示す。そして、絶縁膜２は
半導体基板（例えば、シリコンウェハ）９上に形成され
ている。
このようなヒユーズｌを溶断するために過電流を流すと
きの印加電圧は、従来、第３図に示すようなパルス電圧
である。、この場合に、溶断時にヒ＝−ズが爆発的に破
壊されて保護膜８が破れて穴が生じる問題がある。この
穴は汚染物が入り込まないようにＰＳＧ膜を再び形成し
て塞がなければならない○ （４）発明の目的 本発明の目的は、ヒユーズ上に形成した保護膜を破ぶる
ことなくヒユーズ全電気的に溶断する方法を提案するこ
とである。
きの印加電圧は、従来、第３図に示すようなパルス電圧
である。、この場合に、溶断時にヒ＝−ズが爆発的に破
壊されて保護膜８が破れて穴が生じる問題がある。この
穴は汚染物が入り込まないようにＰＳＧ膜を再び形成し
て塞がなければならない○ （４）発明の目的 本発明の目的は、ヒユーズ上に形成した保護膜を破ぶる
ことなくヒユーズ全電気的に溶断する方法を提案するこ
とである。
（５）発明の借成
上述の目的が、半導体基板上の絶縁膜の上に形成され、
配線と接続されかつ保護膜で覆われているヒユーズを電
気的に溶断する方法において、溶断のための印加電圧を
ランプ波電圧とすること全特徴とする半導体装置内ヒユ
ーズの溶断方法によって達成する。
配線と接続されかつ保護膜で覆われているヒユーズを電
気的に溶断する方法において、溶断のための印加電圧を
ランプ波電圧とすること全特徴とする半導体装置内ヒユ
ーズの溶断方法によって達成する。
ヒユーズ材料には多結晶シリコンが好ましい。
電流を流す配線の材料にはアルミニウムが好ましいが、
ドープした多結晶シリコンやＡ／程度の融点を有する金
属材料であってもよい。
ドープした多結晶シリコンやＡ／程度の融点を有する金
属材料であってもよい。
本発明によるランプ波電ａ：は、設定ピーク電圧１で一
定速度（１０４〜１０５Ｖ／秒）で増加する電圧である
ことが望ましい。
定速度（１０４〜１０５Ｖ／秒）で増加する電圧である
ことが望ましい。
（６）発明の実施例
以下、添付図面に関連した実施態様例によって本発明を
より詳細に説明する。
より詳細に説明する。
従来のヒユーズ形成工程にしたがって第１図および第２
囚に示すヒユーズを次のようにして形成する。
囚に示すヒユーズを次のようにして形成する。
シリコン基板（ウェハ）９の上に熱酸化法又はＣＶＤ法
によって５ｉｎ２絶縁膜（厚さ１．０μ肌）２全形成し
、その上に多結晶シリコン層（厚さ０．４μｍ）ｌｋｃ
ＶＤ法によって形成し、そして通常のホトエツチング法
によって第１図に示す形状のヒユーズ１ｔ−形成する。
によって５ｉｎ２絶縁膜（厚さ１．０μ肌）２全形成し
、その上に多結晶シリコン層（厚さ０．４μｍ）ｌｋｃ
ＶＤ法によって形成し、そして通常のホトエツチング法
によって第１図に示す形状のヒユーズ１ｔ−形成する。
ヒユーズｌの細長い中央部３の幅Ｗを６μ７１Ｌとする
。次に、アルミニウム配線６および７を形成するために
、アルミニウム蒸着膜（厚さ１．０μｍ）ｋ全面に付着
させ、ホトエツチング法によって所定配線パターンに形
成する。
。次に、アルミニウム配線６および７を形成するために
、アルミニウム蒸着膜（厚さ１．０μｍ）ｋ全面に付着
させ、ホトエツチング法によって所定配線パターンに形
成する。
配線６および７はヒユーズ１の幅広いバット４および５
に接続されている。最後に、ＰＳＧ保傾膜８（、厚さ１
．０μｍ）をＣＶＤ法によってヒユーズｌ、配線６．７
および絶縁膜２の上の全面に形成する。
に接続されている。最後に、ＰＳＧ保傾膜８（、厚さ１
．０μｍ）をＣＶＤ法によってヒユーズｌ、配線６．７
および絶縁膜２の上の全面に形成する。
このように形成した多結晶シリコンヒユーズ１に、本発
明にしたがって、１０’Ｖ／秒の増加速度であるランプ
波電圧（ピーク電圧３４Ｖ）’を印加してヒユーズｌの
中央部全溶断する。このランプ波電圧は第４図に示すよ
うな変化ｔし、ピーク電圧に達する前に２７Ｖ程度にな
ったときにはヒユーズは溶断されている。本発明にした
がって溶断すると、ＰＳＧ保獲膜８の溶断対応部分に孔
は生じないことがわかる。ヒユーズの溶断を観察すると
、多結晶シリコンの溶解初期にアルミニウムがプラス極
側からマイナス極側に瞬間的に薄く流れてから切れるこ
とがわかる。ＰＳＧ保護膜８全破ぶらずにすむのは、ア
ルミニウムの極薄膜が加熱速度全溶断直前で低下させる
からだと考えられる０この様な現象はパルス亀王を用い
た溶断ては観りできない。
明にしたがって、１０’Ｖ／秒の増加速度であるランプ
波電圧（ピーク電圧３４Ｖ）’を印加してヒユーズｌの
中央部全溶断する。このランプ波電圧は第４図に示すよ
うな変化ｔし、ピーク電圧に達する前に２７Ｖ程度にな
ったときにはヒユーズは溶断されている。本発明にした
がって溶断すると、ＰＳＧ保獲膜８の溶断対応部分に孔
は生じないことがわかる。ヒユーズの溶断を観察すると
、多結晶シリコンの溶解初期にアルミニウムがプラス極
側からマイナス極側に瞬間的に薄く流れてから切れるこ
とがわかる。ＰＳＧ保護膜８全破ぶらずにすむのは、ア
ルミニウムの極薄膜が加熱速度全溶断直前で低下させる
からだと考えられる０この様な現象はパルス亀王を用い
た溶断ては観りできない。
上述の実池、・黒様夕０は一例であって、ヒユーズの４
さ、形状は、ａａに設定でき、そスＬに応じて溶ｄの４
王および電圧増加速度も適切に決めることができる。本
実施例によると電圧増加速度が５Ｖ／秒以下であると、
溶断現象は起きず、アルミニウムが流れるだけの現象が
見らｎ、ショート状態となる。また、ｌＯ〜１０３ｖ／
秒程度であると保護膜が破れる可能性がある。ただし、
こｉｔらの結果は、多結晶シリコンヒユーズ部分の抵抗
値に強く依存している。配線６．７の材料にはドープし
た多結晶シリコン全使用することができるが、アルミニ
ウムを用いた例と異なり、加熱速度を溶断寸前で抑制す
る作用は、配録用多結晶シリコン中にドーグさｎた不純
物がヒユーズ部分へ再分布することで達成さ几る。
さ、形状は、ａａに設定でき、そスＬに応じて溶ｄの４
王および電圧増加速度も適切に決めることができる。本
実施例によると電圧増加速度が５Ｖ／秒以下であると、
溶断現象は起きず、アルミニウムが流れるだけの現象が
見らｎ、ショート状態となる。また、ｌＯ〜１０３ｖ／
秒程度であると保護膜が破れる可能性がある。ただし、
こｉｔらの結果は、多結晶シリコンヒユーズ部分の抵抗
値に強く依存している。配線６．７の材料にはドープし
た多結晶シリコン全使用することができるが、アルミニ
ウムを用いた例と異なり、加熱速度を溶断寸前で抑制す
る作用は、配録用多結晶シリコン中にドーグさｎた不純
物がヒユーズ部分へ再分布することで達成さ几る。
（７）発明の効果
本発明に係るヒコーズ溶１所方法では、ヒユーズ上の保
護膜を破ぶらずに溶断できるので、得度保護膜を形成す
る必要がない。
護膜を破ぶらずに溶断できるので、得度保護膜を形成す
る必要がない。
第１図はヒコーズ部のあるメモリー半導体＠計の部分平
面であり、第２図は第１図の線１−ＩＩＶＣ沿った断面
図であり、第３図（ｒｉ従来の溶断電圧の波形図であり
、第４図は本発明に係るランプ波溶断電圧の波形図であ
る。 ｌ・・・・・・ヒユーズ、２・・・・・・絶縁膜、３・
・・・・・細長の中央部、６，７・・・・・配線、８・
・・・・・保護膜。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内゛ １）幸 男 手続補丁書 昭和５９年２ 月２１−日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５７年 特許願 第２２６５２０号２、発明の名
利； ヒユーズ型ＲＯＭの書込み方法（新名称）３゜補正をす
る者 事件との関係 特許出願人 名称（５２２）冨士通株式会社 ４゜代理人 （外 ３ 名） ５ 補正の対象 （１）明細書の「発明の名称−１の欄 （２＋ 切紙１全文 ６ 補正の内容 （２１別紙のとおり ７、添付書類の目録 全文袖正明−書 １通合文神正明細書 １、発明の名称 ヒーーズ型Ｈ，ＯＭの書込み方法 ２、特許請求の範囲 １、基体上の絶縁膜の上に形成され、配線と接続されか
つ保訓Ｉｉりでイタわれているヒーーズを備えたヒユー
ズ型Ｉｔ ＯＭを′紙気的に書込む際に、書込みのため
の印加電圧をランプ波電圧として前記保睦膜を破ぶるこ
となく前記ヒユーズを溶断することを特徴とするヒーー
ズ型１（ＯＭの書込み方法。 ３、発明の詳細な説明 （１） 発明の技術分野 本発明は、メモリー半導体装１４内に形成さ扛ているヒ
ユーズ型ＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
）、より詳しく述べるならは、このよ−９なヒユーズ
型ＩｔｏＭＬ：／）ｖ込み方法の改善に関するものであ
る。 （２）技術の背景 ヒユーズｆ：４ＪＦｆｉえた半導体メモリーにはヒーー
ズ型ＲＯＭあるいは冗長回路のるるＲＡＭ（几ａｎｄｏ
ｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ ）があり、ヒユーズ型
ＲＯＭではヒユーズを溶断することで情報を書き込み、
また、冗長回路のあるＲＡＭでは不良ビットを含む行や
列を予備の行や列に置き換えるためにヒーーズを溶断す
る（この選択がＲ，ＯＭ 機能である）。 このようなヒユーズに過電流を流すことによって溶断、
している。 （３）従来技術と問題点 半導体装置内のヒユーズ部は、一般的に、第１図および
第２図に示すような補遺であり、ヒユーズ１はヒユーズ
材であるポリシリコンなどで絶縁膜（例えば、５ｉｎ２
膜）２上に形成され、切断される細長い中央部３と両側
のパッド４．５とからなる。パッド４．５のそれぞれに
は配線（例えは、アルミニウム配線層）６．７が接続さ
れている。 第２図に示すようにヒユーズ１および配線６．７はパッ
シベーション膜である保喪膜（ｆＪえは、ＰＳＧ膜）８
で覆われている。なお、第１図はこの保Ｂ２膜８のない
状態でのヒユーズ部を示す。そして、絶縁膜２は半導体
基板（例えは、シリコンウェハ）９上に形成されている
。 このようなヒユーズ１を溶断するために過電流を流すと
きの印加電圧は、従来、第３図に示すよ′）なパルス電
圧である。この場合に、溶断時にヒ０．−ズが爆発的に
破壊されて保護膜８が破れて穴が生じる問題がある。こ
の穴は汚染物が入り込まないようにＰＳＧ膜を再び形成
して塞がなければならない。 （４）発明の目的 本発明の目的は、ヒーーズ上に形成した保護膜を破ぶる
ことなくヒユーズを電気的に溶断してヒーーズ型ＲＯＭ
の簀込みを行なう方法を提案することである。 （５）発明の構成 上述の目的が、半導体基板上の絶縁膜の上に形成芒れ、
配線と接続されかつ保護膜で棟われているヒユーズを電
気的に溶断じてヒーーズ型几ＯＭを畳込む方法において
、溶断のための印加電圧をランプ波電圧とすることを特
徴とするヒユーズ型ｎ ＯＭの嶺込み方法によって達成
する。 ヒーーメ材料には多結晶シリコンが特に好ましく、Ｎｉ
０ｒ、 ＴｉＷあるいはＰｔＳｉでもよい。電流を流す
配線の材料にはアルミニウムが特に好捷しいが、ＡｆＶ
、程度の融点を有する金属材料であってもよい。なお、
アルミニウムとは純アルミニウムおよび銅又はシリコン
含有アルミニウム合金である。 本発明によるランプ波電圧は、設定ピーク電圧凍で一定
速［（１０３〜１０５Ｖ／秒）で増加する電圧であるこ
とが望ましい。設定ピーク電圧に達する前にヒユーズは
溶断される。 （６）発明の実施例 以下、添付図面に関連した実施態様例によって本発明を
よυ詳細に説明する。 従来のヒーーズ形成工程にしたがって第１図および第２
図に示すヒーーズを次のようにして形成する。 シリコン基板（ウェノ・）９の上に熱酸化法又はＯＶＤ
法によって５ＩＯ２絶縁膜（例えば、厚妊１．０μｍ、
）２全形成し、その上に多結晶シリコン層（例えば、厚
さ０４μｍ）１をＯＶＤ法によって形成し、そして通常
のホトエツチング法によって第１図に示す形状のヒーー
ズ１を形成する。ヒユーズ１の細長い中央部３の幅Ｗを
６μｍとする。 次に、アルミニウム配線６および７を形成するために、
アルミニウム蒸着膜（厚さ１０μｍ）を全面に付着させ
、ホトエツチング法によって所定配線パターンに形成す
る。配線６および７はヒユーズ１の幅広いバット４およ
び５に接続されている。 最後に、ＰＥＧ保護膜８（厚ｉ １．ｏ ｔｔｍ）ｉｃ
ｖＤ法によってヒユーズ１、配線６．７および絶縁膜２
の上の全面に形成する。 このように形成した多結晶シリコンヒユーズ１に、本発
明にしたがって、１０’Ｖ／秒の増加速度であるランプ
波電圧（ピーク電圧３４ｖ）を印加してヒユーズ１の中
央部を溶断する。このランプ波電圧は第４図に示すよう
な変形をし、ピーク電圧に達する前に２７Ｖ程度になっ
たときにはヒユーズは溶断されている。本発明にしたが
って溶断すると、ＰＳＧ保設膜８の溶断対応部分に孔は
生じないことがわかる。ヒユーズの溶断ヲ観祭すると、
多結晶シリコンの溶解初期にアルミニウムがプラス極側
からマイナス極側に瞬間的に薄く流れてから切れること
がわかる。ＰＳＧ保護膜８を破ふらずにすむのは、アル
ミニウムの極薄膜が加熱速度を溶断直前で低下式せるか
らだと考えられる。 この様な現象はパルス電圧を用いた溶断ては観察できな
い。 上述の実施態様例は一例であって、ヒユーズの厚き、形
状は適切に毀定でき、それに応じて溶断の電圧および′
ｉ圧圧加加速度適切に決めることができる。本実施例に
よると和４圧増加速度が５Ｖ／秒以下であると、溶断現
象は起きず、アルミニウムが流れるだけの現象が見られ
、ショート状態となる。また、１０〜１０■／秒程贋で
あると保護膜が破れるときがある。そして、１０５Ｖ／
秒より大きいとパルス電圧と同様に保砲膜が破れる。た
だし、これらの結果は、多結晶シリコンヒユーズ部分の
抵抗値に強く依存している。配線６．７の材料にはドー
プした多結晶シリコン−＋ｆ用することができるが、ヒ
ーーズのパッドに接触する部分はアルミニウムで構成す
る。 （７）発明の効果 本発明に係るヒーーズ型ＲＯＭの書込み方法では、ヒー
ーズ上の保諒膜を破ぶらずにヒユーズが溶断てきるので
、再度保護膜を形成する必要がない。 ４、図面の簡単な説明 第１図はヒユーズ部のめるメモリー半導体装置の部分平
面であり、第２図はδＢ１図の線■−■に沿っ１と断面
図であり、第３図は従来の溶断電圧の波形図であり、第
４図は本発明に係るランプ波溶断電圧の波形図である。 １・・・ヒユーズ、２・・・絶縁膜、３・・・細長の中
央部、６．７・・・配線、８・・・保護膜。
面であり、第２図は第１図の線１−ＩＩＶＣ沿った断面
図であり、第３図（ｒｉ従来の溶断電圧の波形図であり
、第４図は本発明に係るランプ波溶断電圧の波形図であ
る。 ｌ・・・・・・ヒユーズ、２・・・・・・絶縁膜、３・
・・・・・細長の中央部、６，７・・・・・配線、８・
・・・・・保護膜。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内゛ １）幸 男 手続補丁書 昭和５９年２ 月２１−日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５７年 特許願 第２２６５２０号２、発明の名
利； ヒユーズ型ＲＯＭの書込み方法（新名称）３゜補正をす
る者 事件との関係 特許出願人 名称（５２２）冨士通株式会社 ４゜代理人 （外 ３ 名） ５ 補正の対象 （１）明細書の「発明の名称−１の欄 （２＋ 切紙１全文 ６ 補正の内容 （２１別紙のとおり ７、添付書類の目録 全文袖正明−書 １通合文神正明細書 １、発明の名称 ヒーーズ型Ｈ，ＯＭの書込み方法 ２、特許請求の範囲 １、基体上の絶縁膜の上に形成され、配線と接続されか
つ保訓Ｉｉりでイタわれているヒーーズを備えたヒユー
ズ型Ｉｔ ＯＭを′紙気的に書込む際に、書込みのため
の印加電圧をランプ波電圧として前記保睦膜を破ぶるこ
となく前記ヒユーズを溶断することを特徴とするヒーー
ズ型１（ＯＭの書込み方法。 ３、発明の詳細な説明 （１） 発明の技術分野 本発明は、メモリー半導体装１４内に形成さ扛ているヒ
ユーズ型ＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
）、より詳しく述べるならは、このよ−９なヒユーズ
型ＩｔｏＭＬ：／）ｖ込み方法の改善に関するものであ
る。 （２）技術の背景 ヒユーズｆ：４ＪＦｆｉえた半導体メモリーにはヒーー
ズ型ＲＯＭあるいは冗長回路のるるＲＡＭ（几ａｎｄｏ
ｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ ）があり、ヒユーズ型
ＲＯＭではヒユーズを溶断することで情報を書き込み、
また、冗長回路のあるＲＡＭでは不良ビットを含む行や
列を予備の行や列に置き換えるためにヒーーズを溶断す
る（この選択がＲ，ＯＭ 機能である）。 このようなヒユーズに過電流を流すことによって溶断、
している。 （３）従来技術と問題点 半導体装置内のヒユーズ部は、一般的に、第１図および
第２図に示すような補遺であり、ヒユーズ１はヒユーズ
材であるポリシリコンなどで絶縁膜（例えば、５ｉｎ２
膜）２上に形成され、切断される細長い中央部３と両側
のパッド４．５とからなる。パッド４．５のそれぞれに
は配線（例えは、アルミニウム配線層）６．７が接続さ
れている。 第２図に示すようにヒユーズ１および配線６．７はパッ
シベーション膜である保喪膜（ｆＪえは、ＰＳＧ膜）８
で覆われている。なお、第１図はこの保Ｂ２膜８のない
状態でのヒユーズ部を示す。そして、絶縁膜２は半導体
基板（例えは、シリコンウェハ）９上に形成されている
。 このようなヒユーズ１を溶断するために過電流を流すと
きの印加電圧は、従来、第３図に示すよ′）なパルス電
圧である。この場合に、溶断時にヒ０．−ズが爆発的に
破壊されて保護膜８が破れて穴が生じる問題がある。こ
の穴は汚染物が入り込まないようにＰＳＧ膜を再び形成
して塞がなければならない。 （４）発明の目的 本発明の目的は、ヒーーズ上に形成した保護膜を破ぶる
ことなくヒユーズを電気的に溶断してヒーーズ型ＲＯＭ
の簀込みを行なう方法を提案することである。 （５）発明の構成 上述の目的が、半導体基板上の絶縁膜の上に形成芒れ、
配線と接続されかつ保護膜で棟われているヒユーズを電
気的に溶断じてヒーーズ型几ＯＭを畳込む方法において
、溶断のための印加電圧をランプ波電圧とすることを特
徴とするヒユーズ型ｎ ＯＭの嶺込み方法によって達成
する。 ヒーーメ材料には多結晶シリコンが特に好ましく、Ｎｉ
０ｒ、 ＴｉＷあるいはＰｔＳｉでもよい。電流を流す
配線の材料にはアルミニウムが特に好捷しいが、ＡｆＶ
、程度の融点を有する金属材料であってもよい。なお、
アルミニウムとは純アルミニウムおよび銅又はシリコン
含有アルミニウム合金である。 本発明によるランプ波電圧は、設定ピーク電圧凍で一定
速［（１０３〜１０５Ｖ／秒）で増加する電圧であるこ
とが望ましい。設定ピーク電圧に達する前にヒユーズは
溶断される。 （６）発明の実施例 以下、添付図面に関連した実施態様例によって本発明を
よυ詳細に説明する。 従来のヒーーズ形成工程にしたがって第１図および第２
図に示すヒーーズを次のようにして形成する。 シリコン基板（ウェノ・）９の上に熱酸化法又はＯＶＤ
法によって５ＩＯ２絶縁膜（例えば、厚妊１．０μｍ、
）２全形成し、その上に多結晶シリコン層（例えば、厚
さ０４μｍ）１をＯＶＤ法によって形成し、そして通常
のホトエツチング法によって第１図に示す形状のヒーー
ズ１を形成する。ヒユーズ１の細長い中央部３の幅Ｗを
６μｍとする。 次に、アルミニウム配線６および７を形成するために、
アルミニウム蒸着膜（厚さ１０μｍ）を全面に付着させ
、ホトエツチング法によって所定配線パターンに形成す
る。配線６および７はヒユーズ１の幅広いバット４およ
び５に接続されている。 最後に、ＰＥＧ保護膜８（厚ｉ １．ｏ ｔｔｍ）ｉｃ
ｖＤ法によってヒユーズ１、配線６．７および絶縁膜２
の上の全面に形成する。 このように形成した多結晶シリコンヒユーズ１に、本発
明にしたがって、１０’Ｖ／秒の増加速度であるランプ
波電圧（ピーク電圧３４ｖ）を印加してヒユーズ１の中
央部を溶断する。このランプ波電圧は第４図に示すよう
な変形をし、ピーク電圧に達する前に２７Ｖ程度になっ
たときにはヒユーズは溶断されている。本発明にしたが
って溶断すると、ＰＳＧ保設膜８の溶断対応部分に孔は
生じないことがわかる。ヒユーズの溶断ヲ観祭すると、
多結晶シリコンの溶解初期にアルミニウムがプラス極側
からマイナス極側に瞬間的に薄く流れてから切れること
がわかる。ＰＳＧ保護膜８を破ふらずにすむのは、アル
ミニウムの極薄膜が加熱速度を溶断直前で低下式せるか
らだと考えられる。 この様な現象はパルス電圧を用いた溶断ては観察できな
い。 上述の実施態様例は一例であって、ヒユーズの厚き、形
状は適切に毀定でき、それに応じて溶断の電圧および′
ｉ圧圧加加速度適切に決めることができる。本実施例に
よると和４圧増加速度が５Ｖ／秒以下であると、溶断現
象は起きず、アルミニウムが流れるだけの現象が見られ
、ショート状態となる。また、１０〜１０■／秒程贋で
あると保護膜が破れるときがある。そして、１０５Ｖ／
秒より大きいとパルス電圧と同様に保砲膜が破れる。た
だし、これらの結果は、多結晶シリコンヒユーズ部分の
抵抗値に強く依存している。配線６．７の材料にはドー
プした多結晶シリコン−＋ｆ用することができるが、ヒ
ーーズのパッドに接触する部分はアルミニウムで構成す
る。 （７）発明の効果 本発明に係るヒーーズ型ＲＯＭの書込み方法では、ヒー
ーズ上の保諒膜を破ぶらずにヒユーズが溶断てきるので
、再度保護膜を形成する必要がない。 ４、図面の簡単な説明 第１図はヒユーズ部のめるメモリー半導体装置の部分平
面であり、第２図はδＢ１図の線■−■に沿っ１と断面
図であり、第３図は従来の溶断電圧の波形図であり、第
４図は本発明に係るランプ波溶断電圧の波形図である。 １・・・ヒユーズ、２・・・絶縁膜、３・・・細長の中
央部、６．７・・・配線、８・・・保護膜。
Claims (1)
- １、基体上の絶縁膜の上に形成され、配線と接続されか
つ保護膜で覆われているヒーーズを眠気的に溶断する際
に、溶断のための印加電圧をランプ波電圧として前記保
護膜と破ぶることなく前記ヒーーズを溶断することを特
徴とするヒユーズの溶断方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226520A JPS59130441A (ja) | 1982-12-25 | 1982-12-25 | ヒューズ型ｒｏｍの書込み方法 |
| EP83307624A EP0112693B1 (en) | 1982-12-25 | 1983-12-15 | Method of blowing fuses in an ic, for example for writing information into a fuse-type rom |
| DE8383307624T DE3371442D1 (en) | 1982-12-25 | 1983-12-15 | Method of blowing fuses in an ic, for example for writing information into a fuse-type rom |
| US07/059,140 US4747076A (en) | 1982-12-25 | 1987-06-10 | Method of writing information into a fuse-type ROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226520A JPS59130441A (ja) | 1982-12-25 | 1982-12-25 | ヒューズ型ｒｏｍの書込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59130441A true JPS59130441A (ja) | 1984-07-27 |
| JPS6359252B2 JPS6359252B2 (ja) | 1988-11-18 |
Family
ID=16846412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226520A Granted JPS59130441A (ja) | 1982-12-25 | 1982-12-25 | ヒューズ型ｒｏｍの書込み方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4747076A (ja) |
| EP (1) | EP0112693B1 (ja) |
| JP (1) | JPS59130441A (ja) |
| DE (1) | DE3371442D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246496A (ja) * | 1985-08-23 | 1987-02-28 | Sony Corp | 固定記憶装置の書き込み方法 |
| JPS63160268A (ja) * | 1986-12-05 | 1988-07-04 | テキサス インスツルメンツ インコーポレイテツド | 金属ヒューズリンクを用いた書込み可能なｍｏｓメモリ及びその製造方法 |
| JP2004266165A (ja) * | 2003-03-03 | 2004-09-24 | Sharp Corp | 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 |
| JP2006502592A (ja) * | 2002-12-23 | 2006-01-19 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 抵抗路の電気抵抗の調整方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679967A (en) * | 1985-01-20 | 1997-10-21 | Chip Express (Israel) Ltd. | Customizable three metal layer gate array devices |
| US5545904A (en) * | 1986-01-17 | 1996-08-13 | Quick Technologies Ltd. | Personalizable gate array devices |
| US4951098A (en) * | 1988-12-21 | 1990-08-21 | Eastman Kodak Company | Electrode structure for light emitting diode array chip |
| JP2695548B2 (ja) * | 1991-09-04 | 1997-12-24 | 富士通株式会社 | 半導体装置 |
| EP0563852A1 (en) * | 1992-04-02 | 1993-10-06 | Siemens Aktiengesellschaft | Zag fuse for reduced blow-current applications |
| US5708291A (en) | 1995-09-29 | 1998-01-13 | Intel Corporation | Silicide agglomeration fuse device |
| US6337507B1 (en) * | 1995-09-29 | 2002-01-08 | Intel Corporation | Silicide agglomeration fuse device with notches to enhance programmability |
| US7231045B1 (en) * | 1999-08-30 | 2007-06-12 | Intel Corporation | Secure transaction modem storing unique indicia |
| US7005727B2 (en) * | 2001-12-28 | 2006-02-28 | Intel Corporation | Low cost programmable CPU package/substrate |
| US20040038458A1 (en) * | 2002-08-23 | 2004-02-26 | Marr Kenneth W. | Semiconductor fuses, semiconductor devices containing the same, and methods of making and using the same |
| USRE50035E1 (en) * | 2003-03-31 | 2024-07-09 | Sony Group Corporation | Semiconductor device |
| US7645645B2 (en) * | 2006-03-09 | 2010-01-12 | International Business Machines Corporation | Electrically programmable fuse structures with terminal portions residing at different heights, and methods of fabrication thereof |
| US7460003B2 (en) * | 2006-03-09 | 2008-12-02 | International Business Machines Corporation | Electronic fuse with conformal fuse element formed over a freestanding dielectric spacer |
| US7784009B2 (en) * | 2006-03-09 | 2010-08-24 | International Business Machines Corporation | Electrically programmable π-shaped fuse structures and design process therefore |
| US7417300B2 (en) * | 2006-03-09 | 2008-08-26 | International Business Machines Corporation | Electrically programmable fuse structures with narrowed width regions configured to enhance current crowding and methods of fabrication thereof |
| US7288804B2 (en) * | 2006-03-09 | 2007-10-30 | International Business Machines Corporation | Electrically programmable π-shaped fuse structures and methods of fabrication thereof |
| KR20090102555A (ko) * | 2008-03-26 | 2009-09-30 | 삼성전자주식회사 | 전기적 퓨즈 소자 및 그 동작방법 |
| US8922328B2 (en) * | 2011-08-16 | 2014-12-30 | United Microelectronics Corp. | Electrical fuse structure |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2256688B2 (de) * | 1972-11-18 | 1976-05-06 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zum auftrennen von leiterbahnen auf integrierten schaltkreisen |
| US4402067A (en) * | 1978-02-21 | 1983-08-30 | Moss William E | Bidirectional dual port serially controlled programmable read-only memory |
| JPS5847596Y2 (ja) * | 1979-09-05 | 1983-10-29 | 富士通株式会社 | 半導体装置 |
| JPS56156989A (en) * | 1980-05-02 | 1981-12-03 | Fujitsu Ltd | Semiconductor storage device |
| US4480318A (en) * | 1982-02-18 | 1984-10-30 | Fairchild Camera & Instrument Corp. | Method of programming of junction-programmable read-only memories |
-
1982
- 1982-12-25 JP JP57226520A patent/JPS59130441A/ja active Granted
-
1983
- 1983-12-15 DE DE8383307624T patent/DE3371442D1/de not_active Expired
- 1983-12-15 EP EP83307624A patent/EP0112693B1/en not_active Expired
-
1987
- 1987-06-10 US US07/059,140 patent/US4747076A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246496A (ja) * | 1985-08-23 | 1987-02-28 | Sony Corp | 固定記憶装置の書き込み方法 |
| JPS63160268A (ja) * | 1986-12-05 | 1988-07-04 | テキサス インスツルメンツ インコーポレイテツド | 金属ヒューズリンクを用いた書込み可能なｍｏｓメモリ及びその製造方法 |
| JP2006502592A (ja) * | 2002-12-23 | 2006-01-19 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 抵抗路の電気抵抗の調整方法 |
| JP2004266165A (ja) * | 2003-03-03 | 2004-09-24 | Sharp Corp | 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3371442D1 (en) | 1987-06-11 |
| EP0112693A1 (en) | 1984-07-04 |
| US4747076A (en) | 1988-05-24 |
| JPS6359252B2 (ja) | 1988-11-18 |
| EP0112693B1 (en) | 1987-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59130441A (ja) | ヒューズ型ｒｏｍの書込み方法 | |
| JP4263816B2 (ja) | 半導体デバイスとその製造方法 | |
| US6521971B2 (en) | Metal fuse in copper dual damascene | |
| US20020060350A1 (en) | Thinfilm Fuse/ Antifuse Device and Use of Same in Printhead | |
| EP0025347A2 (en) | Semiconductor devices having fuses | |
| US4503315A (en) | Semiconductor device with fuse | |
| TW201019456A (en) | Fuse structure and method for fabricating the same | |
| US5789794A (en) | Fuse structure for an integrated circuit element | |
| JPS63160268A (ja) | 金属ヒューズリンクを用いた書込み可能なｍｏｓメモリ及びその製造方法 | |
| JPS5829629B2 (ja) | プログラム可能半導体装置およびその製造方法 | |
| JPS631054A (ja) | ヒユ−ズ内蔵型半導体装置 | |
| US5572050A (en) | Fuse-triggered antifuse | |
| JPH09199603A (ja) | 半導体集積回路の可溶ヒューズ | |
| TW523873B (en) | Semiconductor device provided with fuse and method of disconnecting fuse | |
| US20050258504A1 (en) | Fuse structure for a semiconductor device | |
| TW567603B (en) | Fuse structure for a semiconductor device and manufacturing method thereof | |
| JPS6076140A (ja) | 半導体装置 | |
| JPS6193643A (ja) | レ−ザ・ビ−ムでプログラムし得る半導体装置と半導体装置の製法 | |
| TW390007B (en) | Protective layer for laser blown fuses | |
| JPS59148198A (ja) | 半導体装置 | |
| TWI274410B (en) | Fuse structure for a semiconductor device | |
| JPH0256815B2 (ja) | ||
| JPS6132551A (ja) | 半導体ヒユ−ズ素子 | |
| JPS61128544A (ja) | 半導体装置 | |
| JPH1093027A (ja) | ヒューズ |