JPH0434307B2 - - Google Patents
Info
- Publication number
- JPH0434307B2 JPH0434307B2 JP57027109A JP2710982A JPH0434307B2 JP H0434307 B2 JPH0434307 B2 JP H0434307B2 JP 57027109 A JP57027109 A JP 57027109A JP 2710982 A JP2710982 A JP 2710982A JP H0434307 B2 JPH0434307 B2 JP H0434307B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- wiring
- potential power
- wiring patterns
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は多層配線構造を有する大規模集積回路
に係り特にマスタースライス方式における電源配
線のパターンレイアウトに関するものである。
に係り特にマスタースライス方式における電源配
線のパターンレイアウトに関するものである。
マスタースライス方式は第１図に示すチツプパ
ターン図のように、半導体基板１の対向辺の中心
付近に設けた最高電位（以後VCCと記す）電源パ
ツド２及び最低電位（以後Veeと記す）電源パツ
ド３より“セル”と称する、予め半導体基板１上
に形成されている半導体素子間を配線する事によ
り少くとも基本論理回路を構成できるブロツクが
マトリツクス状に配置された内部領域４へ、交互
に平行にVCC電源配線パターン５及びVee電源配
線パターン６を布線した構成になつており、該セ
ル間を“配線チヤンネル”と称する規格化された
配線領域を介して結線し、さらに入出力回路を介
して半導体基板１の周辺に配した入出力パツド７
に配線することにより所望の電気回路を得る方式
であるが、特に該セルにて構成される回路が
ECL（Emitter Coupled Logic）の時、電源パツ
ド２，３より布線された電源配線５，６の末端部
において該電源配線５，６の配線抵抗により回路
の出力電圧に大きな誤差が生じやすかつた。
ターン図のように、半導体基板１の対向辺の中心
付近に設けた最高電位（以後VCCと記す）電源パ
ツド２及び最低電位（以後Veeと記す）電源パツ
ド３より“セル”と称する、予め半導体基板１上
に形成されている半導体素子間を配線する事によ
り少くとも基本論理回路を構成できるブロツクが
マトリツクス状に配置された内部領域４へ、交互
に平行にVCC電源配線パターン５及びVee電源配
線パターン６を布線した構成になつており、該セ
ル間を“配線チヤンネル”と称する規格化された
配線領域を介して結線し、さらに入出力回路を介
して半導体基板１の周辺に配した入出力パツド７
に配線することにより所望の電気回路を得る方式
であるが、特に該セルにて構成される回路が
ECL（Emitter Coupled Logic）の時、電源パツ
ド２，３より布線された電源配線５，６の末端部
において該電源配線５，６の配線抵抗により回路
の出力電圧に大きな誤差が生じやすかつた。
すなわち、第２図に示す基本的ECL回路にお
いて、トランジスターＴ１，Ｔ２，Ｔ３は同一形
状であり、トランジスターＴ１，Ｔ２のコレクタ
ーより接続されるコレクター抵抗RC1，RC2は第
１図に示したVCC電源配線５による配線抵抗rcを
介してVCC電源パツド２に接続されており、トラ
ンジスターＴ３のエミツターより接続されるエミ
ツター抵抗RE3は第１図に示したVee電源配線６
による配線抵抗reを介してVee電源パツド３に接
続されておりさらにトランジスターＴ１のベース
端子Ｂ１は信号入力端子であり、トランジスター
Ｔ２のベース端子Ｂ２はリフアレンス入力端子で
あり、トランジスターＴ３のベース端子Ｂ３は
ECL回路を駆動させる定電圧が入力する端子で
あり各々のベース端子電圧をVB1，VB2，VB3と表
わす。
いて、トランジスターＴ１，Ｔ２，Ｔ３は同一形
状であり、トランジスターＴ１，Ｔ２のコレクタ
ーより接続されるコレクター抵抗RC1，RC2は第
１図に示したVCC電源配線５による配線抵抗rcを
介してVCC電源パツド２に接続されており、トラ
ンジスターＴ３のエミツターより接続されるエミ
ツター抵抗RE3は第１図に示したVee電源配線６
による配線抵抗reを介してVee電源パツド３に接
続されておりさらにトランジスターＴ１のベース
端子Ｂ１は信号入力端子であり、トランジスター
Ｔ２のベース端子Ｂ２はリフアレンス入力端子で
あり、トランジスターＴ３のベース端子Ｂ３は
ECL回路を駆動させる定電圧が入力する端子で
あり各々のベース端子電圧をVB1，VB2，VB3と表
わす。
今トランジスターＴ２のコレクター端子Ｃ２よ
り出力する出力電圧に注目した時、出力電圧VL
はＴ３のＢ−Ｅ間電圧をVF(T3)とおくとVB1＜VB2
の時Veeを0vとすると、 VL＝VCC−（rc＋RC2） ×｛VB3−VF(T3)）｝／（re＋RE3） … と表わすことができる。
り出力する出力電圧に注目した時、出力電圧VL
はＴ３のＢ−Ｅ間電圧をVF(T3)とおくとVB1＜VB2
の時Veeを0vとすると、 VL＝VCC−（rc＋RC2） ×｛VB3−VF(T3)）｝／（re＋RE3） … と表わすことができる。
具体例として、VCC＝5v、VB3＝1.3v、VF(T3)は
1mAにおいて800mv、RC1＝RC2＝RE3＝500Ω、又
rc＝100Ωとした時式のより本来rc＝re＝0Ωにおい
てVL≒4.5vであるものが配線抵抗の影響でVL≒
4.575vとなり75mvの出力電圧が上昇が伴つた。
1mAにおいて800mv、RC1＝RC2＝RE3＝500Ω、又
rc＝100Ωとした時式のより本来rc＝re＝0Ωにおい
てVL≒4.5vであるものが配線抵抗の影響でVL≒
4.575vとなり75mvの出力電圧が上昇が伴つた。
従来実施していた方法は、電源配線の膜厚を厚
くするして該電源配線の配線抵抗値を減少させる
事により電源の電位変動を低くおさえていたが配
線膜厚を厚くする事はプロセスを複雑にし従つて
歩留りを低下させる欠点があり、又配線膜厚の増
加には限度があり、さらにかかる方法は根本的に
電位の変動を防ぐ対策にはなつていないため本規
模な集積化に進むにつれて電源の電位変動を防ぎ
きれなくなつてしまう欠点があつた。
くするして該電源配線の配線抵抗値を減少させる
事により電源の電位変動を低くおさえていたが配
線膜厚を厚くする事はプロセスを複雑にし従つて
歩留りを低下させる欠点があり、又配線膜厚の増
加には限度があり、さらにかかる方法は根本的に
電位の変動を防ぐ対策にはなつていないため本規
模な集積化に進むにつれて電源の電位変動を防ぎ
きれなくなつてしまう欠点があつた。
さらに従来実施例しいてた方法は、電源の配線
抵抗による増加分をセル内部にて予め準備されて
いるコレクター抵抗RCやエミツター抵抗REの抵
抗値を可変に（例えば抵抗上に設ける抵抗コンタ
クトの位置を移動するように）することにより、
電源の配線抵抗に増加分を吸収する（すなわち式
のにおいて、Vee側抵抗はエミツター抵抗値RE3
をRE3−reの値に変えることによりRE3という値に
し、VCC側抵抗はコレクター抵抗値RC2をRC2−rc
の値に変えることによりRC2という値にする）こ
とにより出力電圧値VLを一定に保つていたがか
かる方法は少量多品種をDA処理にて短時間で設
計するというマスタースライス方式の利点を損う
事になり設計に時間がかかるという欠点があつ
た。さらに従来行われていた方法は式のにおいて
（rc＋RC2）の項と（re＋RE3）の項の比を一定に
すべくコレクター抵抗RCの抵抗値及びエミツタ
ー抵抗REの抵抗値を可変できるようにしていた
が、前記従来例同様設計に時間がかかるという欠
点があつた。
抵抗による増加分をセル内部にて予め準備されて
いるコレクター抵抗RCやエミツター抵抗REの抵
抗値を可変に（例えば抵抗上に設ける抵抗コンタ
クトの位置を移動するように）することにより、
電源の配線抵抗に増加分を吸収する（すなわち式
のにおいて、Vee側抵抗はエミツター抵抗値RE3
をRE3−reの値に変えることによりRE3という値に
し、VCC側抵抗はコレクター抵抗値RC2をRC2−rc
の値に変えることによりRC2という値にする）こ
とにより出力電圧値VLを一定に保つていたがか
かる方法は少量多品種をDA処理にて短時間で設
計するというマスタースライス方式の利点を損う
事になり設計に時間がかかるという欠点があつ
た。さらに従来行われていた方法は式のにおいて
（rc＋RC2）の項と（re＋RE3）の項の比を一定に
すべくコレクター抵抗RCの抵抗値及びエミツタ
ー抵抗REの抵抗値を可変できるようにしていた
が、前記従来例同様設計に時間がかかるという欠
点があつた。
本発明の目的は従来のプロセス及びパターンレ
イアウトにて精度の良い論理回路の出力が期待で
き、さらにマスタースライスの利点を生かした
DA処理にて少量多品種を短時間で設計できる半
導体装置を提供することにある。
イアウトにて精度の良い論理回路の出力が期待で
き、さらにマスタースライスの利点を生かした
DA処理にて少量多品種を短時間で設計できる半
導体装置を提供することにある。
本発明は多層配線構造を有する半導体基板の最
上層配線パターンが、該半導体基板の周囲に配さ
れたボンデイング用パツドパターンと該パツドパ
ターンで囲まれた該半導体基板の内部領域に２分
割したパターンを含み、該２分割したパターンの
各々が任意の該ボンデイング用パツドパターンと
導通していることを特徴とする。
上層配線パターンが、該半導体基板の周囲に配さ
れたボンデイング用パツドパターンと該パツドパ
ターンで囲まれた該半導体基板の内部領域に２分
割したパターンを含み、該２分割したパターンの
各々が任意の該ボンデイング用パツドパターンと
導通していることを特徴とする。
以下本発明の実施例を図に示しながら詳細を説
明する。
明する。
第３図、第４図は本発明の実施例を説明するた
めの一連の図であり、第３図は半導体基板１１の
対向辺の中心部付近に設けたVCC電源パツド１２
及びVee電源パツド１３と、セルがマトリツクス
状に配置された内部領域１４上に交互に平行に配
置されたVCC電源配線パターン１５及びVee電源
配線パターン１６間とが独立したパターン構成に
なつており、該セル間及び該セルより入出力回路
を介して半導体基板１１の周囲に配置した入出力
用パツド１７に配線されたマスタースライス方式
のチツプパターン図であり、該チツプは表面を被
つた絶縁膜の、該電源パツド１２，１３上及び該
入出力パツド１７上及び電源配線１５，１６の中
心部上に開孔部１８を有している。
めの一連の図であり、第３図は半導体基板１１の
対向辺の中心部付近に設けたVCC電源パツド１２
及びVee電源パツド１３と、セルがマトリツクス
状に配置された内部領域１４上に交互に平行に配
置されたVCC電源配線パターン１５及びVee電源
配線パターン１６間とが独立したパターン構成に
なつており、該セル間及び該セルより入出力回路
を介して半導体基板１１の周囲に配置した入出力
用パツド１７に配線されたマスタースライス方式
のチツプパターン図であり、該チツプは表面を被
つた絶縁膜の、該電源パツド１２，１３上及び該
入出力パツド１７上及び電源配線１５，１６の中
心部上に開孔部１８を有している。
第４図は第３図に示した半導体基板１１上に設
けた開孔部１８を被う配線パターンであり半導体
基板１１の周辺に配した電源パツド２２，２３及
び入出力パツド２７は各々第３図に示した電源パ
ツド１２，１３及び入出力パツド１７の位置に対
応しており、さらにパツド１２，１３及び１７で
囲まれた内部領域に２分割して設けた配線パター
ン２５，２６は該配線パターン２５は第３図に示
したVCC電源配線１５上に設けた開孔部１８を介
して該VCC電源配線パターン１５とVCC電源パツ
ド２２とを導通させており、該配線パターン２６
は第３図に示したVee電源配線１６上に設けた開
孔部１８を介して該Vee電源配線パターン１６と
Vee電源パツド２３とを導通させているため、セ
ルにて構成されているECL回路は任意のセル位
置において、VCC及びVeeの該ECL回路への供給
位置が同じであるため、第３図に示した該Vcc配
線１５及び該Vee配線１６の巾が同じである時、
第２図に示した配線抵抗はre＝rcとなり、従つて
式のにおいて出力電圧VLはVL＝VCC−｛VB3−
VF(T3)｝となり具体例で示した数値を入力すると
VL≒4.5vとなり該計算通りの値が出力される。
けた開孔部１８を被う配線パターンであり半導体
基板１１の周辺に配した電源パツド２２，２３及
び入出力パツド２７は各々第３図に示した電源パ
ツド１２，１３及び入出力パツド１７の位置に対
応しており、さらにパツド１２，１３及び１７で
囲まれた内部領域に２分割して設けた配線パター
ン２５，２６は該配線パターン２５は第３図に示
したVCC電源配線１５上に設けた開孔部１８を介
して該VCC電源配線パターン１５とVCC電源パツ
ド２２とを導通させており、該配線パターン２６
は第３図に示したVee電源配線１６上に設けた開
孔部１８を介して該Vee電源配線パターン１６と
Vee電源パツド２３とを導通させているため、セ
ルにて構成されているECL回路は任意のセル位
置において、VCC及びVeeの該ECL回路への供給
位置が同じであるため、第３図に示した該Vcc配
線１５及び該Vee配線１６の巾が同じである時、
第２図に示した配線抵抗はre＝rcとなり、従つて
式のにおいて出力電圧VLはVL＝VCC−｛VB3−
VF(T3)｝となり具体例で示した数値を入力すると
VL≒4.5vとなり該計算通りの値が出力される。
一般に第２図に示したECL回路において、コ
レクター抵抗RC1，RC2とエミツター抵抗RE3の比
率が１：ｋにて設計された回路構成になつている
時はRE3＝ｋ・RC2が成立し出力電圧値VLは式の
より VL＝VCC−（rc＋RC2） ×｛VB3−VF(T3)｝／（re＋ｋ・RC2） … が成立するため、予め第３図におけるVCC電源配
線１５の配線巾とVee電源配線１６の配線巾の比
率を１：１／ｋとして布線しておけば電源配線の
配線抵抗rc，reはre＝ｋ・rcの関係が成立し従つ
て出力電圧値VLはVL＝VCC−｛VB3−VF(T3)｝とな
り設計値通りの値が出力するため十分満足のいく
回路特性を得ることができ、さらにパターンレイ
アウトも無駄の無い配線巾を指定できるためチツ
プサイズを小さくできる。
レクター抵抗RC1，RC2とエミツター抵抗RE3の比
率が１：ｋにて設計された回路構成になつている
時はRE3＝ｋ・RC2が成立し出力電圧値VLは式の
より VL＝VCC−（rc＋RC2） ×｛VB3−VF(T3)｝／（re＋ｋ・RC2） … が成立するため、予め第３図におけるVCC電源配
線１５の配線巾とVee電源配線１６の配線巾の比
率を１：１／ｋとして布線しておけば電源配線の
配線抵抗rc，reはre＝ｋ・rcの関係が成立し従つ
て出力電圧値VLはVL＝VCC−｛VB3−VF(T3)｝とな
り設計値通りの値が出力するため十分満足のいく
回路特性を得ることができ、さらにパターンレイ
アウトも無駄の無い配線巾を指定できるためチツ
プサイズを小さくできる。
第４図に示した配線パターンは従来例に区べて
１工程増加しているが、該配線パターンは第３図
に示した開孔部１８を十分に被つたものであれ
ば、設計マージンもプロセスに合わせた任意のゆ
るいマージン系が取れるため１工程増加による歩
留りの減少はほとんど無視でき、さらに電源配線
の配線抵抗による該電源配線末端部の電位変動も
従来例の半分以下となり、又チツプ塔載ケースに
合わせた任意の位置に電源パツドを設けても上記
実施例の如く本発明を用いれば十分満足のいく特
性を得る半導体装置を短時間で設計することがで
きる。
１工程増加しているが、該配線パターンは第３図
に示した開孔部１８を十分に被つたものであれ
ば、設計マージンもプロセスに合わせた任意のゆ
るいマージン系が取れるため１工程増加による歩
留りの減少はほとんど無視でき、さらに電源配線
の配線抵抗による該電源配線末端部の電位変動も
従来例の半分以下となり、又チツプ塔載ケースに
合わせた任意の位置に電源パツドを設けても上記
実施例の如く本発明を用いれば十分満足のいく特
性を得る半導体装置を短時間で設計することがで
きる。
本発明によれば配線の層抵抗のバラツキや電源
配線の配線抵抗による電位変動に対しても十分満
足すべき回路機能を得ることができるため歩留り
の向上に期待でき、さらに半導体素子の微細化に
伴い集積化が進むにつれて、消費電力が増大し、
従つて特に電源における著しい電位変動を伴つて
くるが本発明によれば十分満足いく特性を得られ
さらに電源配線の配線巾をおさえる事ができるた
めチツプサイズを小さくすることができ歩留りの
向上に大いに期待できる。
配線の配線抵抗による電位変動に対しても十分満
足すべき回路機能を得ることができるため歩留り
の向上に期待でき、さらに半導体素子の微細化に
伴い集積化が進むにつれて、消費電力が増大し、
従つて特に電源における著しい電位変動を伴つて
くるが本発明によれば十分満足いく特性を得られ
さらに電源配線の配線巾をおさえる事ができるた
めチツプサイズを小さくすることができ歩留りの
向上に大いに期待できる。
又マスタースライス方式による設計も電源の配
線巾をおさえる事が可能なため配線チヤンネルの
領域を増やすことができ従つて短時間で少量多品
種をDA処理する事が大いに期待でき今後大規模
に集積化され、歩留り良く生産されねばならない
半導体装置において大いな効果を期待できる事は
明らかである。
線巾をおさえる事が可能なため配線チヤンネルの
領域を増やすことができ従つて短時間で少量多品
種をDA処理する事が大いに期待でき今後大規模
に集積化され、歩留り良く生産されねばならない
半導体装置において大いな効果を期待できる事は
明らかである。
第１図はマスターマライス方式で構成したチツ
プの従来例であり、第２図はセルにて構成された
基本回路の１つであるECLの回路構成であり第
３図、第４図は本発明の実施例を図解したチツプ
パターンである。 １，１１…半導体基板、２，１２，２２…VCC
電源パツド、３，１３，２３…Vee電源パツド、
４，１４…セルがマトリツクス状に配置された内
部領域、５，１５，２５…VCC電源配線パター
ン、６，１６，２６…Vee電源配線パターン、
７，１７，２７…入出力パツド、１８…開孔部、
第２図における記号に関して、Ｔ１，Ｔ２，Ｔ３
…トランジスター、RC1，RC2…各々Ｔ１，Ｔ２
のコレクターに接続されたコレクター抵抗、RE3
…Ｔ３のエミツターに接続されたエミツター抵
抗、rc…VCC電源配線の配線抵抗、re…Vee電源配
線の配線抵抗、Ｂ１，Ｂ２，Ｂ３…各々トランジ
スターＴ１，Ｔ２，Ｔ３のベース端子、Ｃ２…ト
ランジスターＴ２のコレクター端子。
プの従来例であり、第２図はセルにて構成された
基本回路の１つであるECLの回路構成であり第
３図、第４図は本発明の実施例を図解したチツプ
パターンである。 １，１１…半導体基板、２，１２，２２…VCC
電源パツド、３，１３，２３…Vee電源パツド、
４，１４…セルがマトリツクス状に配置された内
部領域、５，１５，２５…VCC電源配線パター
ン、６，１６，２６…Vee電源配線パターン、
７，１７，２７…入出力パツド、１８…開孔部、
第２図における記号に関して、Ｔ１，Ｔ２，Ｔ３
…トランジスター、RC1，RC2…各々Ｔ１，Ｔ２
のコレクターに接続されたコレクター抵抗、RE3
…Ｔ３のエミツターに接続されたエミツター抵
抗、rc…VCC電源配線の配線抵抗、re…Vee電源配
線の配線抵抗、Ｂ１，Ｂ２，Ｂ３…各々トランジ
スターＴ１，Ｔ２，Ｔ３のベース端子、Ｃ２…ト
ランジスターＴ２のコレクター端子。
Claims (1)
- １ ECL回路を構成する複数のセルがマトリツ
クス状に配置された内部領域と、該内部領域の周
辺部に設けられた最高電位電源パツド及び最低電
位電源パツドと、前記内部領域上に交互に平行に
かつ互いに独立に配置されそれぞれ同一の巾を有
する複数条の最高電位電源配線パターン及び最低
電位電源配線パターンと、前記最高電位電源配線
パターン及び最低電位電源配線パターン上に設け
られた絶縁膜と、前記複数条の最高電位電源配線
パターンの中央部をそれぞれ露出して前記絶縁膜
に設けられた第１の開孔と、前記複数条の最低電
位電源配線パターンの中央部をそれぞれ露出して
前記絶縁膜に設けられた第２の開孔と、前記内部
領域上の前記絶縁膜上のほぼ全面に２分割して設
けられ、それらのうちの一方は前記最高電位電源
パツドに接続されるとともに前記第１の開孔を介
して前記複数条の最高電位電源配線パターンに接
続され、他方は前記最低電位電源パツドに接続さ
れるとともに前記第２の開孔を介して前記複数条
の最低電位電源配線パターンに接続された第１及
び第２の配線パターンとを有することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027109A JPS58143550A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027109A JPS58143550A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58143550A JPS58143550A (ja) | 1983-08-26 |
| JPH0434307B2 true JPH0434307B2 (ja) | 1992-06-05 |
Family
ID=12211906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027109A Granted JPS58143550A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58143550A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5165086A (en) * | 1985-02-20 | 1992-11-17 | Hitachi, Ltd. | Microprocessor chip using two-level metal lines technology |
| JPS63175441A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | 半導体装置 |
| JPS63307759A (ja) * | 1987-06-09 | 1988-12-15 | Nec Corp | 半導体集積回路 |
| JPS6413733U (ja) * | 1987-07-16 | 1989-01-24 | ||
| JPH01251640A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体集積回路装置 |
| JPH01251639A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体集積回路装置 |
| JP2516403B2 (ja) * | 1988-06-01 | 1996-07-24 | 富士通株式会社 | ウエハ・スケ―ル・メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1024661A (en) * | 1974-06-26 | 1978-01-17 | International Business Machines Corporation | Wireable planar integrated circuit chip structure |
-
1982
- 1982-02-22 JP JP57027109A patent/JPS58143550A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58143550A (ja) | 1983-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0074825B1 (en) | Manufacture of integrated circuits by masterslice methods | |
| US4701777A (en) | Gate array type semiconductor integrated circuit device | |
| JPH04116951A (ja) | 半導体集積回路 | |
| JPS6361778B2 (ja) | ||
| CN1033116C (zh) | 互补金属氧化物半导体集成电路 | |
| JPH0434307B2 (ja) | ||
| JPH0480538B2 (ja) | ||
| EP0021661A1 (en) | Semiconductor master-slice device | |
| JP2839722B2 (ja) | 集積回路装置 | |
| EP0074804B1 (en) | Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers | |
| JPH0542823B2 (ja) | ||
| JPH0120538B2 (ja) | ||
| JPH073863B2 (ja) | 半導体集積回路 | |
| JP2674378B2 (ja) | 半導体集積回路装置 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JPS59132144A (ja) | 半導体集積回路装置の製造方法 | |
| JPS643054B2 (ja) | ||
| JPH04280471A (ja) | マスタースライス方式の半導体集積回路装置 | |
| JPS6254939A (ja) | モノリシツク集積回路 | |
| JPS6248042A (ja) | マスタ−スライス方式半導体集積回路 | |
| JP2652948B2 (ja) | 半導体集積回路 | |
| JPH0823029A (ja) | 半導体集積回路装置及びその設計方法 | |
| JPH03255665A (ja) | 半導体集積回路装置 | |
| JPH0355981B2 (ja) | ||
| JPS61294833A (ja) | 半導体集積回路 |