JPS59132241A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS59132241A JPS59132241A JP58005999A JP599983A JPS59132241A JP S59132241 A JPS59132241 A JP S59132241A JP 58005999 A JP58005999 A JP 58005999A JP 599983 A JP599983 A JP 599983A JP S59132241 A JPS59132241 A JP S59132241A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- circuit
- enhancement
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 230000005669 field effect Effects 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 2
- 101000766249 Homo sapiens tRNA (guanine(10)-N2)-methyltransferase homolog Proteins 0.000 abstract 2
- 102100026307 tRNA (guanine(10)-N2)-methyltransferase homolog Human genes 0.000 abstract 2
- 101100426900 Caenorhabditis elegans trd-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は出力回路に係り、特に絶縁ゲート電界効果トラ
ンジスタ回路による半導体集積回路における出力回路に
関する。
ンジスタ回路による半導体集積回路における出力回路に
関する。
一般に絶縁ゲート電界効果トランジスタによる半導体集
積回路（以下ＭＯ８ＬＳＩという）の出力回路は、第１
図に示すごとく電源ｖＣＣと接地ＧＮＤの間に直列にト
ランジスタＭｌ、Ｍ２を配置し、その接続部Ｘよ多出力
端子へと接続されている。ＸはＭ】、Ｍｚのソースある
いはドレインである。また、Ｍｘ、Ｍｚはエンハンスメ
ント形のトランジスタで構成されるものである。
積回路（以下ＭＯ８ＬＳＩという）の出力回路は、第１
図に示すごとく電源ｖＣＣと接地ＧＮＤの間に直列にト
ランジスタＭｌ、Ｍ２を配置し、その接続部Ｘよ多出力
端子へと接続されている。ＸはＭ】、Ｍｚのソースある
いはドレインである。また、Ｍｘ、Ｍｚはエンハンスメ
ント形のトランジスタで構成されるものである。
第１図のごとき出力回路において、Ｘ点は３値の状態を
もち得る。たとえば、Ｍｌのゲート人力Ｇ１が１Ｈ１で
Ｍｚのゲート人力Ｇ２がゝＬ１であればＭｌは’ＯＮ
′状態になりＸ点は′Ｈいすなわち、ｖＣＣレベルに近
い値になる。一方、Ｑｌがｖｌｌ、１．０２７％’ Ｈ
ｓｓテロしｌ”ｌ’Ｍ１ ｉ？、’ ＯＦＦ’ 、、
状態となり、Ｍｌが′ＯＮ１状態になって、Ｘ点は”％
％、ナなわち接続レベルに近い値になる。更にＧｌ ＋
０２共に１Ｌ１の場合、Ｍｌ、Ｍ２共に’ＯＦＦ。
もち得る。たとえば、Ｍｌのゲート人力Ｇ１が１Ｈ１で
Ｍｚのゲート人力Ｇ２がゝＬ１であればＭｌは’ＯＮ
′状態になりＸ点は′Ｈいすなわち、ｖＣＣレベルに近
い値になる。一方、Ｑｌがｖｌｌ、１．０２７％’ Ｈ
ｓｓテロしｌ”ｌ’Ｍ１ ｉ？、’ ＯＦＦ’ 、、
状態となり、Ｍｌが′ＯＮ１状態になって、Ｘ点は”％
％、ナなわち接続レベルに近い値になる。更にＧｌ ＋
０２共に１Ｌ１の場合、Ｍｌ、Ｍ２共に’ＯＦＦ。
状態となり、Ｘ点は′Ｈ１，ゝＬ１どちらの状態でもな
いハイ・インピーダンス状態になる。
いハイ・インピーダンス状態になる。
このようなＭＯＳ ＬＳＩの出力回路は、通常バイポ
ーラ回路とのインターフェイスを考慮し、尚かつ大容量
負荷（１００ｐＦ程度）の駆動能力を前提に設計される
。ちなみにＴＴＬゲート回路はＭＯＳ ＬＳＩの出力
回路に対し、数ｐＦの容量負荷となるだけでなく能動的
電流源として働き、標準ＴＴＬの入力部でゝＬルベルで
ある場合、ＴＴＬからＭＯＳ ＬＳＩ出力回路へ通常
２．１ ｍＡ程度の電流が流れ込み、５ｖの電源で動作
するＭＯ８ＬＳＩの出力回路がＴＴＬ負荷に′Ｌルベル
を保証できる実効オン抵抗は０．４Ｖ／２．１ｍＡさ１
９０Ωになる。これが、第１図のＭｌに要求される最悪
条件となり、実際上更に低抵抗にし、流れ込む電流を大
きくとれるように設計されている。
ーラ回路とのインターフェイスを考慮し、尚かつ大容量
負荷（１００ｐＦ程度）の駆動能力を前提に設計される
。ちなみにＴＴＬゲート回路はＭＯＳ ＬＳＩの出力
回路に対し、数ｐＦの容量負荷となるだけでなく能動的
電流源として働き、標準ＴＴＬの入力部でゝＬルベルで
ある場合、ＴＴＬからＭＯＳ ＬＳＩ出力回路へ通常
２．１ ｍＡ程度の電流が流れ込み、５ｖの電源で動作
するＭＯ８ＬＳＩの出力回路がＴＴＬ負荷に′Ｌルベル
を保証できる実効オン抵抗は０．４Ｖ／２．１ｍＡさ１
９０Ωになる。これが、第１図のＭｌに要求される最悪
条件となり、実際上更に低抵抗にし、流れ込む電流を大
きくとれるように設計されている。
一方、Ｔ Ｔ Ｌ入力部がゝＨルベルとなる・場合、Ｍ
ＯＳ ＬＳＩの出力回路、すなわち第１図のＭｌは高
いトランスコンダクタンスが要求される。ＴＴＬ側へＤ
Ｃ的に保証すべき条件として数百μへの流れ出し電流の
場合２４ｖ程度のレベルが最小値となる必要がある。い
ま、ＭｌあるいはＭｌ がＯＮしている場合Ｇｌ、Ｇ
２への電圧が４５ｖとすルト、ＭｘがＯＮｌ、、Ｘ点カ
２．４ｖトナル場合ＧｔとＸ点の電位差は２．１ｖとな
る。一方、ＭｌがＯＮし、Ｘ点が０．４ｖとなる場合、
Ｇ２とＸ点の電位差は４．１ｖでｉ、ＭｌがＯＮする場
合との差が２ｖもある。実際上は２．４ｖ以上の出力が
可能なるように設計されるため、Ｇｌ −Ｘ間の電位差
は更に小さいことになる。このため、ＭＯＳ ＬＳＩ
の出力回路においてＭｌのＷ／Ｌに比べＭｌのＷ／
Ｌを大きくしている。
ＯＳ ＬＳＩの出力回路、すなわち第１図のＭｌは高
いトランスコンダクタンスが要求される。ＴＴＬ側へＤ
Ｃ的に保証すべき条件として数百μへの流れ出し電流の
場合２４ｖ程度のレベルが最小値となる必要がある。い
ま、ＭｌあるいはＭｌ がＯＮしている場合Ｇｌ、Ｇ
２への電圧が４５ｖとすルト、ＭｘがＯＮｌ、、Ｘ点カ
２．４ｖトナル場合ＧｔとＸ点の電位差は２．１ｖとな
る。一方、ＭｌがＯＮし、Ｘ点が０．４ｖとなる場合、
Ｇ２とＸ点の電位差は４．１ｖでｉ、ＭｌがＯＮする場
合との差が２ｖもある。実際上は２．４ｖ以上の出力が
可能なるように設計されるため、Ｇｌ −Ｘ間の電位差
は更に小さいことになる。このため、ＭＯＳ ＬＳＩ
の出力回路においてＭｌのＷ／Ｌに比べＭｌのＷ／
Ｌを大きくしている。
以上の出力回路によるＭＯＳ １．ＳＩにおいて、出
力が接続されるバス（ＢＵＳ）上におけるデータのぶつ
かり、又は、誤って出力が接地レベルにショートしてし
まった場合を考える。いま、ＭＯ８ＬＳＩの出力回路が
′Ｈルベル出力、すなわち第１図のＭｌがＯＮしている
場合にＸ点が接地レベルになったとすると、Ｘ点に対す
るＭｌのゲート電位はＶｃｃレベルに近い値になり、Ｍ
ｌ）ランジスタは飽和領域に達する。従って、高いトラ
ンスコンダクタンスであるＭｌはオン抵抗で数十Ωであ
るため、電源→Ｍ ！−＋Ｘの経路で百数十ｍＡにおよ
ぶ電流転流れてしまう。これは、デバイスの破壊の恐れ
あるいは劣化に至る可能性があり信頼性上問題となる。
力が接続されるバス（ＢＵＳ）上におけるデータのぶつ
かり、又は、誤って出力が接地レベルにショートしてし
まった場合を考える。いま、ＭＯ８ＬＳＩの出力回路が
′Ｈルベル出力、すなわち第１図のＭｌがＯＮしている
場合にＸ点が接地レベルになったとすると、Ｘ点に対す
るＭｌのゲート電位はＶｃｃレベルに近い値になり、Ｍ
ｌ）ランジスタは飽和領域に達する。従って、高いトラ
ンスコンダクタンスであるＭｌはオン抵抗で数十Ωであ
るため、電源→Ｍ ！−＋Ｘの経路で百数十ｍＡにおよ
ぶ電流転流れてしまう。これは、デバイスの破壊の恐れ
あるいは劣化に至る可能性があり信頼性上問題となる。
また電波障害の原因にもなる。
本発明はこのような問題点を改善したＭＯＳ ＬＳＩ
の出力回路を提供するものである。
の出力回路を提供するものである。
本発明は電源と接地との間に、デプリーション形トラン
ジスタとエンハンスメント形トランジスタで構成され、
デプリーション形トランジスタのソース（あるいはドレ
イン）を電源に、一方のドレイン（あるいはソース）と
ゲートを接続し、１つのエンハンスメント形トランジス
タのソース（あるいはドレイン）に接続し、このトラン
ジスタのドレイン（あるいはソース）は出力部に接続さ
れ、そのゲートは内部から信号と接続され、もう一つの
エンハンスメント形トランジスタはソース（あるいはド
レイン）と出力部が接続され、ドレイン（あるいはソー
ス）と接地が接続され、そのゲートが内部からの信号に
接続される構成の出力回路であり、デプリーション形ト
ランジスタを定電流源として使用し、前記の大電流に対
して、ある定電流にクランプしてしまうものである。
ジスタとエンハンスメント形トランジスタで構成され、
デプリーション形トランジスタのソース（あるいはドレ
イン）を電源に、一方のドレイン（あるいはソース）と
ゲートを接続し、１つのエンハンスメント形トランジス
タのソース（あるいはドレイン）に接続し、このトラン
ジスタのドレイン（あるいはソース）は出力部に接続さ
れ、そのゲートは内部から信号と接続され、もう一つの
エンハンスメント形トランジスタはソース（あるいはド
レイン）と出力部が接続され、ドレイン（あるいはソー
ス）と接地が接続され、そのゲートが内部からの信号に
接続される構成の出力回路であり、デプリーション形ト
ランジスタを定電流源として使用し、前記の大電流に対
して、ある定電流にクランプしてしまうものである。
以下、本発明を実施例によシ説明する。
第２図は本発明の一実施例である。通常の出力回路であ
る第１図のＭｌと電源との間にデプリーション形トラン
ジスタＩ）ｔを配置し、そのソース（あるいはドレイン
）を電源に、ゲートおよびドレイン（あるいはソース）
を接続し、エンハンスメント形トランジスタＭｕのソー
ス（あるいはドレイン）に接続したものである。本出力
回路によれば、Ｑｏが’ ＨＮｋｌ Ｇ２２が１Ｌ１で
あり、Ｍｌｌがオンしている状態でＹの出力部が接地レ
ベルになったとすると、電源→１）１→Ｍｕ→Ｙの経路
で電流が流れるがＤＩのデプリーション形トランジスタ
は定電流源として動作し、ある一定電流にＹから流れ出
す電流をクランプして、従来のＭｕのオン抵抗によって
決定される大電流を防ぎ、ＭＯ８ＬＳＩの信頼性の面で
も大きな効果をもたらすものである。
る第１図のＭｌと電源との間にデプリーション形トラン
ジスタＩ）ｔを配置し、そのソース（あるいはドレイン
）を電源に、ゲートおよびドレイン（あるいはソース）
を接続し、エンハンスメント形トランジスタＭｕのソー
ス（あるいはドレイン）に接続したものである。本出力
回路によれば、Ｑｏが’ ＨＮｋｌ Ｇ２２が１Ｌ１で
あり、Ｍｌｌがオンしている状態でＹの出力部が接地レ
ベルになったとすると、電源→１）１→Ｍｕ→Ｙの経路
で電流が流れるがＤＩのデプリーション形トランジスタ
は定電流源として動作し、ある一定電流にＹから流れ出
す電流をクランプして、従来のＭｕのオン抵抗によって
決定される大電流を防ぎ、ＭＯ８ＬＳＩの信頼性の面で
も大きな効果をもたらすものである。
尚、本回路の説明はＮ−ｃｈ形の場合について述べたが
、Ｐ−ｃｈ形あるいは０ＭＯ８形のＭＯＳ ＬＳＩ
についても適用できることはいうまでもない。
、Ｐ−ｃｈ形あるいは０ＭＯ８形のＭＯＳ ＬＳＩ
についても適用できることはいうまでもない。
第１図は通常の出力回路の回路図、第２図は本発明実施
例の出力回路の回路図である。 尚、図において、Ｍｌ 、Ｍ２ 、Ｍｌｌ 、Ｍｇ２・
・・・・・エンハンスメント形トランジスタ、１）ｌ・
・・・・・デプリーション形トランジスタ、Ｇ１＋ ０
２ 、 Ｇｏ ＋ ０２２・・・・・・ゲート入力、Ｘ
、Ｙ・・・・・・出力部である。 聚１圀 半２回 ＝２０７−
例の出力回路の回路図である。 尚、図において、Ｍｌ 、Ｍ２ 、Ｍｌｌ 、Ｍｇ２・
・・・・・エンハンスメント形トランジスタ、１）ｌ・
・・・・・デプリーション形トランジスタ、Ｇ１＋ ０
２ 、 Ｇｏ ＋ ０２２・・・・・・ゲート入力、Ｘ
、Ｙ・・・・・・出力部である。 聚１圀 半２回 ＝２０７−
Claims (1)
- 絶縁ケート形電界トランジスタ回路による半導体集積回
路において、電源と接地との間にデプリーション形トラ
ンジスタとエンハンスメント形トランジスタを配置し、
デプリーション形トランジスタのソース（あるいはドレ
イン）は電源に接続し、ドレイン（あるいはソース）は
ゲート共に１つのエンハンスメント形トランジスタのソ
ース（あるいはドレイン）に接続し、本エンハンスメン
ト形トランジスタのドレイン（あるいはソース）は出力
部に、ゲートは内部回路からの信号に接続し、更にもう
１つのエンハンスメント形トランジスタのソース（ある
いはドレイン）は出力部に接続し、ドレイン（あるいは
ソース）は接地に接続し、ゲートは内部回路からの信号
に接続される構成を特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005999A JPS59132241A (ja) | 1983-01-18 | 1983-01-18 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005999A JPS59132241A (ja) | 1983-01-18 | 1983-01-18 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132241A true JPS59132241A (ja) | 1984-07-30 |
Family
ID=11626463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005999A Pending JPS59132241A (ja) | 1983-01-18 | 1983-01-18 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324719A (ja) * | 1986-07-16 | 1988-02-02 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
1983
- 1983-01-18 JP JP58005999A patent/JPS59132241A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324719A (ja) * | 1986-07-16 | 1988-02-02 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
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