JPS59132242A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS59132242A JPS59132242A JP58006003A JP600383A JPS59132242A JP S59132242 A JPS59132242 A JP S59132242A JP 58006003 A JP58006003 A JP 58006003A JP 600383 A JP600383 A JP 600383A JP S59132242 A JPS59132242 A JP S59132242A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- transistor
- drain
- circuit
- source
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 101000766249 Homo sapiens tRNA (guanine(10)-N2)-methyltransferase homolog Proteins 0.000 abstract 1
- 102100026307 tRNA (guanine(10)-N2)-methyltransferase homolog Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は出力回路に係シ、特に絶縁ケート電界効果トラ
ンジスタ回路による半導体集積回路における出力回路に
関する。
ンジスタ回路による半導体集積回路における出力回路に
関する。
一般に絶縁ゲート電界効果トランジスタによる半導体集
積回路（以下ＭＯ８ＬＳＩという）の出力回路は、第１
図に示すごとく電源■ＣＣと接地ＧＮＤの間に直列にエ
ンハンスメント形のトランジスタＭ Ｉ、Ｍ２を配置し
、その中間接続部から出力端子０１が取シ出されている
。本回路において出力端子０１は３値の状態をもち得る
。すなわち、トランジスタＭ、のケート入力Ｇ、が高レ
ベル（“Ｈ”）で、トランジスタＭ２のケート４力Ｇ！
が低レベル（“Ｌ″）であ五はトランジスタＭ、は゛オ
ン″状態になシ、出力端子０１は“Ｈ”出力状態になる
。一方、ゲートＧＩが“Ｌ”、Ｇ２が“ｌ（Ｉ＋であれ
ばトランジスｐＭｔ１４“オフ″状態で、トランジスタ
Ｍ２が“オン”状態にな多出力端子０１は“Ｌ”出力状
態になる。
積回路（以下ＭＯ８ＬＳＩという）の出力回路は、第１
図に示すごとく電源■ＣＣと接地ＧＮＤの間に直列にエ
ンハンスメント形のトランジスタＭ Ｉ、Ｍ２を配置し
、その中間接続部から出力端子０１が取シ出されている
。本回路において出力端子０１は３値の状態をもち得る
。すなわち、トランジスタＭ、のケート入力Ｇ、が高レ
ベル（“Ｈ”）で、トランジスタＭ２のケート４力Ｇ！
が低レベル（“Ｌ″）であ五はトランジスタＭ、は゛オ
ン″状態になシ、出力端子０１は“Ｈ”出力状態になる
。一方、ゲートＧＩが“Ｌ”、Ｇ２が“ｌ（Ｉ＋であれ
ばトランジスｐＭｔ１４“オフ″状態で、トランジスタ
Ｍ２が“オン”状態にな多出力端子０１は“Ｌ”出力状
態になる。
更にゲートＧ１・Ｇ！共に“Ｌ”の場合、出力端子０１
は“ハイインピーダンス”状態を示す。
は“ハイインピーダンス”状態を示す。
このようなＭＯＳ ＬＳＩの出力回路において、いま出
力端子０１が“Ｌ”出力状態にある。すなわちＭ２トラ
ンジスタが“オン”状態にあシ、そのゲートＧｚはＶＣ
Ｃに近いレベルの値が印加されている。
力端子０１が“Ｌ”出力状態にある。すなわちＭ２トラ
ンジスタが“オン”状態にあシ、そのゲートＧｚはＶＣ
Ｃに近いレベルの値が印加されている。
このとき、出力回路が接続されるシステムバス上におい
て他のＣＰＵ等の出力とのぶつかシが生じたり、あるい
は誤って出力にＶＣＣレベル程度又はそれ以上の電圧が
印加された場合を考える。
て他のＣＰＵ等の出力とのぶつかシが生じたり、あるい
は誤って出力にＶＣＣレベル程度又はそれ以上の電圧が
印加された場合を考える。
通常ＭＯ８ＬＳＩにおける出力回路は、標準ＴＴＬとの
インターフェイスを考慮して股引され、たとえば＋５ｖ
の電源で動作する回路系では、ＴＴＬ負荷に“Ｌ”レベ
ルを保証できる事が第１図のトランジスタＭ２に要求さ
れる。従ってトランジスタＭ２のトランスコンダクタン
スは非常に大きいものとなる。ここでトランジスタＭ２
において、出力端子０１のための接続部をドレイン、接
地部をソースとし、ゲート−ソース間電圧をＶＧ８％
ソース−ドレイン間電圧をＶＤＳ１シきい値を■ｔｈ１
ｔ−１ソースードレに流れる電流をＩＤ８％ケート長を
Ｌ、ゲート幅をＷ、ケート−チャネル間の絶縁物の厚さ
をＤｌその絶縁物の誘電率を とすると、トランジスタ
Ｍ２が“オン”状態では、ゲート−チャネル間容量Ｃｇ
はεＷＬ／Ｄであシ、又、ＩＤＳはμεＷ／ＬＤ ・（
Ｖ ｇｓ−Ｖｔｈ ）・ＶＤＳであυ、μはチャネルの
電荷キャリヤ移動度である。よって、トランジスタＭ２
のオン抵抗ＲはＶＤＳ／ＩＤＳでＬ２７μ・Ｃｇ（’Ｖ
ｇｓ−Ｖｔｈ）となる。
インターフェイスを考慮して股引され、たとえば＋５ｖ
の電源で動作する回路系では、ＴＴＬ負荷に“Ｌ”レベ
ルを保証できる事が第１図のトランジスタＭ２に要求さ
れる。従ってトランジスタＭ２のトランスコンダクタン
スは非常に大きいものとなる。ここでトランジスタＭ２
において、出力端子０１のための接続部をドレイン、接
地部をソースとし、ゲート−ソース間電圧をＶＧ８％
ソース−ドレイン間電圧をＶＤＳ１シきい値を■ｔｈ１
ｔ−１ソースードレに流れる電流をＩＤ８％ケート長を
Ｌ、ゲート幅をＷ、ケート−チャネル間の絶縁物の厚さ
をＤｌその絶縁物の誘電率を とすると、トランジスタ
Ｍ２が“オン”状態では、ゲート−チャネル間容量Ｃｇ
はεＷＬ／Ｄであシ、又、ＩＤＳはμεＷ／ＬＤ ・（
Ｖ ｇｓ−Ｖｔｈ ）・ＶＤＳであυ、μはチャネルの
電荷キャリヤ移動度である。よって、トランジスタＭ２
のオン抵抗ＲはＶＤＳ／ＩＤＳでＬ２７μ・Ｃｇ（’Ｖ
ｇｓ−Ｖｔｈ）となる。
従って、従来出力“Ｌ”レベル保証の為にはトランスコ
ンダクタンスＷＺＬを制御し、Ｗを大キくとることによ
′りＲを小さくする方法をとっていた。
ンダクタンスＷＺＬを制御し、Ｗを大キくとることによ
′りＲを小さくする方法をとっていた。
この為、Ｍｌが“オン″状態にあるとき、高電圧が印加
されると、数十ｍＡ程度の電流が流れ込むため、デバイ
ス破壊の恐れ、あるいは劣化に至る可能性があり信頼性
上問題となる。また、接地レベルの変動によシ、ノイズ
発生の原因と々す、システムによっては電波障害の原因
にもなる。
されると、数十ｍＡ程度の電流が流れ込むため、デバイ
ス破壊の恐れ、あるいは劣化に至る可能性があり信頼性
上問題となる。また、接地レベルの変動によシ、ノイズ
発生の原因と々す、システムによっては電波障害の原因
にもなる。
本発明はこのような問題点を改善したＭＯ８ＬＳＩの出
力回路を提供するものである。
力回路を提供するものである。
従来の出力回路では、ＷによってＭ、が゛オン時に高電
圧によって流れ込む電流を制御する事は可能であるが、
静電耐圧等の保護という点で一般にＷ／Ｌの下限は決定
されてしまう。従って、ＷによるＲの制御には限界ある
。
圧によって流れ込む電流を制御する事は可能であるが、
静電耐圧等の保護という点で一般にＷ／Ｌの下限は決定
されてしまう。従って、ＷによるＲの制御には限界ある
。
本発明は、ＭＯＳ ＬＳＩの出力回路の接地側のエンハ
ンスメント形トランジスタのケートの電圧を制御する回
路を具備し、接地側エンノ・ンスメント形トランジスタ
のオン抵抗を制御する事によシ、前記の出力回路に流れ
込む電流をある定電流にクランプしてしまうものである
。
ンスメント形トランジスタのケートの電圧を制御する回
路を具備し、接地側エンノ・ンスメント形トランジスタ
のオン抵抗を制御する事によシ、前記の出力回路に流れ
込む電流をある定電流にクランプしてしまうものである
。
本発明を実施例によシ説明する。
第２図はエンハンスメント形トランジスタの電圧電流特
性を示すものである。ＶＤＳはソース−ドレイン間電圧
ＩＤＳはソース−ドレイン間電流、Ｖｃ＋、ＶＧ＊＋Ｖ
ｃ＊＊Ｖｃ４ｔｊ：ゲート電圧テｈ’）、ＶＧｌ〈Ｖ
ｃ＋ ＜Ｖ Ｇｌ ＜ＶＯ２の関係にあシ、ゲート電圧
が高い程ＩＤＳは大きくなる。
性を示すものである。ＶＤＳはソース−ドレイン間電圧
ＩＤＳはソース−ドレイン間電流、Ｖｃ＋、ＶＧ＊＋Ｖ
ｃ＊＊Ｖｃ４ｔｊ：ゲート電圧テｈ’）、ＶＧｌ〈Ｖ
ｃ＋ ＜Ｖ Ｇｌ ＜ＶＯ２の関係にあシ、ゲート電圧
が高い程ＩＤＳは大きくなる。
本発明はこの特性に注目し、第１図のトランジスタＭ２
のケート電圧を制御することにより、トランジスタＭ、
が“オン”状態で出力端子０１に高電圧が印加されたと
してもトランジスタＭ！に流れる電流はゲート電圧で決
まる第２図に示す特性に基づいて、定電流にクランプさ
れることになる。
のケート電圧を制御することにより、トランジスタＭ、
が“オン”状態で出力端子０１に高電圧が印加されたと
してもトランジスタＭ！に流れる電流はゲート電圧で決
まる第２図に示す特性に基づいて、定電流にクランプさ
れることになる。
第３図は本発明の一実施例を示す回路である。
トランジスタＩ〜１□、トＭｘ□はエンハンスメンｌ−
形トランジスタでアシ、トランジスタＭｏとＭ２Ｒによ
って従来からの出力回路が構成される。トランジスタＭ
２Ｍのゲートは通常デプリーション形トランジスタＤ
ｏとエンハンスメント形トランジスタＭ４４によシ構成
されるＥ ／ Ｔ）形インバータ、あるいはデプリーシ
ョン形トランジスタを負荷とする回路の出力と接続され
ている。トランジスタＭｊＢは本発明によるところのエ
ンハンス形トランジスタであシ、今ソースをトランジス
タＭ２２０ケート、ドレインを接地、ケートをトランジ
スタＭ２．のケートに接続する構成とすることによりゲ
ート端子Ｇ２２が“Ｈ１＋でトランジスタＭ２２が“オ
ン″°状態であれば、トランジスタＤ１１とＭ２Ｒによ
ってケ・−ト端子Ｇ２２の電位が決定されることになる
。トランジスタ９口とＭｓｓの大きさを変えることによ
りケート端子Ｇ２ｚの電位は任意の値に設定できる。
形トランジスタでアシ、トランジスタＭｏとＭ２Ｒによ
って従来からの出力回路が構成される。トランジスタＭ
２Ｍのゲートは通常デプリーション形トランジスタＤ
ｏとエンハンスメント形トランジスタＭ４４によシ構成
されるＥ ／ Ｔ）形インバータ、あるいはデプリーシ
ョン形トランジスタを負荷とする回路の出力と接続され
ている。トランジスタＭｊＢは本発明によるところのエ
ンハンス形トランジスタであシ、今ソースをトランジス
タＭ２２０ケート、ドレインを接地、ケートをトランジ
スタＭ２．のケートに接続する構成とすることによりゲ
ート端子Ｇ２２が“Ｈ１＋でトランジスタＭ２２が“オ
ン″°状態であれば、トランジスタＤ１１とＭ２Ｒによ
ってケ・−ト端子Ｇ２２の電位が決定されることになる
。トランジスタ９口とＭｓｓの大きさを変えることによ
りケート端子Ｇ２ｚの電位は任意の値に設定できる。
したがって、従来ケート端子Ｇｌの電位トランジスタＤ
Ｉ＋によってＶＣＣレベル程度まであったのが、Ｖｃｃ
レベル以下の任意の電位に設定可能となる為、トランジ
スタＭＢが″オン”でトランジスタＭ ｏが“オフ″の
とき、出力端子０口に高電圧が印加されたとすると、ト
ランジスタＰ”／１２２に流れ込む電流はゲート端子Ｇ
２２の電位で決定される電流にクランプされ、ＭＯＳ
ＬＳＩの信頼性の面でも大きな効果をもたらすもの
である。
Ｉ＋によってＶＣＣレベル程度まであったのが、Ｖｃｃ
レベル以下の任意の電位に設定可能となる為、トランジ
スタＭＢが″オン”でトランジスタＭ ｏが“オフ″の
とき、出力端子０口に高電圧が印加されたとすると、ト
ランジスタＰ”／１２２に流れ込む電流はゲート端子Ｇ
２２の電位で決定される電流にクランプされ、ＭＯＳ
ＬＳＩの信頼性の面でも大きな効果をもたらすもの
である。
岡、本発明の説明はｌ’Ｊ−ｃｈ形の場合について述べ
たが、Ｐ−チャンネル形についても適用できることはい
うまでも々い。
たが、Ｐ−チャンネル形についても適用できることはい
うまでも々い。
第１図は従来の出力回路図。第２図は電界効果トランジ
スタの電流電圧特性図。第３図は本発明による実施例で
ある出力回路図。尚、図においてＭｌ、 Ｍ２１ Ｍｉ
ｌｌ Ｍａｒ Ｍｓ＊＋ Ｍ４４・・・・・・エンハン
スメント形トランジスタ、ＤＩビ・・・・・デプリーシ
ョン形トランジスタ、Ｇ＋ｔ ｏｗｌ（）、、、Ｇｘｘ
・川・・ケート入力、０、．０口・・・・・・出力部
、ＩｏＢ・・・・・・ソース−ドレイン間電流、■Ｄｓ
・・・・・・ノース−ドレイン間電圧、”ＧＩ＋ＶＣ，
、ＶＣ，、■Ｇ４．．．−． ケート電圧、。 第１図 ｖｓ 第２図 墾３図
スタの電流電圧特性図。第３図は本発明による実施例で
ある出力回路図。尚、図においてＭｌ、 Ｍ２１ Ｍｉ
ｌｌ Ｍａｒ Ｍｓ＊＋ Ｍ４４・・・・・・エンハン
スメント形トランジスタ、ＤＩビ・・・・・デプリーシ
ョン形トランジスタ、Ｇ＋ｔ ｏｗｌ（）、、、Ｇｘｘ
・川・・ケート入力、０、．０口・・・・・・出力部
、ＩｏＢ・・・・・・ソース−ドレイン間電流、■Ｄｓ
・・・・・・ノース−ドレイン間電圧、”ＧＩ＋ＶＣ，
、ＶＣ，、■Ｇ４．．．−． ケート電圧、。 第１図 ｖｓ 第２図 墾３図
Claims (1)
- 絶縁ケート形電界効果トランジスタ回路による半導体集
積回路において、第１のエンハンスメント形トランジス
タのソースあるいはドレインは電源に接続され、ケート
は内部回路からの信号に接続され、ドレインあるいはソ
ースは出力部に接続され、更にもう１つの第２のエンハ
ンスメント形トランジスタのソースあるいはドレインは
出力部に前記トランジスタのドレインあるいはソースと
共通に接続され、ソースあるいはドレインは接地に接続
される出力回路において、該第２のエンハンスメント形
トランジスタのゲートにゲート電位を接地レベルと電源
との間の任意の電位に制御可能な回路を具備したことを
特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006003A JPS59132242A (ja) | 1983-01-18 | 1983-01-18 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006003A JPS59132242A (ja) | 1983-01-18 | 1983-01-18 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132242A true JPS59132242A (ja) | 1984-07-30 |
Family
ID=11626566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006003A Pending JPS59132242A (ja) | 1983-01-18 | 1983-01-18 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157631U (ja) * | 1984-09-14 | 1986-04-18 |
-
1983
- 1983-01-18 JP JP58006003A patent/JPS59132242A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157631U (ja) * | 1984-09-14 | 1986-04-18 |
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