JPS59132244A - ロジツク配列 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明はプログラム可能なロジック配列（ＰＬＡ）に
間し、特に消費電力が小さくかつ小さいチップ面積しか
占めないＰＬＡに関するものである。

通常、ＰＬＡは複数のディジタル入力信号を受取って複
数のディジタル出力信号を発生ずるロジック回路であっ
て、ここでそのディジタル信号の各々はその入力信号の
プログラム可能な相乗和の組合せである。従来のＰＬＡ
において、１つの回路は選択された入力信号の論理的Ａ
ＮＤである複数の項を発生４るために僧えられており：
そしＣもう１つの回路がそのＡＮＤ項を選択的にＯＲす
ることによって出力信号を発生するために備えられてい
る。典型的なＰＬＡは全体で３０の入力信号を有してお
り、その入力信号から全体で６０のＡＮＤ項を発生し、
またその６０のＡＮＤ項を選択的にＯＲすることによっ
て全体で３０の出力信号を発生する。

非常に詳しく　Ｐ　Ｌ　Ａを述べている文献の１つに”
Ｆｉｅｌｄ−ＰＬＡ’　ｓ　Ｓｉｍｐｌｉｆｙ　Ｌｏｇ
ｉｃ　　［）ｅｓｌｇｎｓ”　；　Ｅ　ｔｅｃｔｒｏｎ
ｉｃ　Ｄｅｓｉｇｎ　、　１Ｑ　、　３ｅｐｔｅｍｂｅ
ｒ１．１９７５．Ｐ８４〜Ｐ９０．がある。また、Ｓ　
１（ｌｎｅｔｉｃｓ　　Ｃ０ｒｐＯｒａｔｉＯｎからの
８２８１０４と８２８１０５チツプについてのＢ　１ｐ
ｏｌａｒ　　Ｆ　１ｅｌｆ’ｌ　　ｐ　ｒＯ（ｌｒａｍ
ｍＦＩｂｌｅ　Ｌ　０ｇ１Ｃ３ｅｌｌｕｅｎｏｅｒ　−
８２３１０４（０，Ｃ，）／８２８１０５　（’Ｔ、Ｓ
、）”という題名の１９８０年８月の技術データ・シー
トも参照せよ。前者に述べられているＰ　Ｌ　Ａの詳述
べられているＰＬＡの詳細な回路図は第６頁に示されて
いる。

先行技術によるこれらのＰＬＡは、それらが消費する電
力やそれらが占めるチップ面積とともに、ここで第２図
ないし第４図と関連して詳細に述べられる。そしてこの
解析によれば、本発明のＰ　ｌ−Δは従来のものと比較
して木質的に小さい電ツノ１ノか消費せず、また木質的
に小さいチップ面積しか占めないことがわかるであろう
。

したがって、本発明の第１の目的は改良されたプログラ
ム可能なロジック配列を提供することである。

本発明のもう１つの目的は、先行技術のＰ　ＬΔより本
質的に小さい電力しか消費１ノないプログラム可能なロ
ジック配列を提供することである。

本発明のさらにもう１つの目的は、先行技術のＰＬＡよ
り木質的に小さいチップ面積しか占めないプログラム可
能なロジック配列を提供することである。

発明の慨要 本発明の一フｒ施例にＪ３いて、上記の目的おにびぞの
１１（シの１］的）Ｊ、それぞれのロジック入力信号を
受取るため頃Ｉこのブー１〜される電流源を含む［コシ
ツク配列によって２寥ル）２辷され、そのゲート−され
る電流源の一仝ノ？はその受取った入力信号の状態を示
すためにそのペアの１つの列′ｉ！ｌ電体または他方の
回廊電体・＼１流を送り、コラム＞９電休がその回廊電
体のいずれかから電流を選択的に受取るように接続され
ており、そのコラム導電体によって電流が受取られると
きを示−すそれぞれのＮ　Ａ　Ｎ　Ｄ信号を１つの回路
が発生し；付加的なグー１へされる電流齢がぞれぞれＮ
ＡＮＤ信号を受取ってその受取った信号が予め決められ
た状態にあるときにそれぞれの付加的な列募胃体へ電流
を送り、付加的なコラム導電体がその付加的な回廊電体
から電流を選択的に受取る３１：うに接続されており、
さらに電流がそこから受取られたときを示すそれぞれの
出力Ａ　Ｎ　Ｄ　１ｍ　ｌを発生するためにその付加的
なコラム導電体へ１つの出力回路が接続されている。

実施例の説明 第１図を参照して、本発明に従って消成されたプログラ
ム可能なロジック配列（ＰＬＡ）の好ましい実施例を詳
細に述べる。この実施例には、１０−１から１０−ｘま
での“Ｘパ個のゲートされる電流源が含まれており、こ
こでＸ′′は１つの整数ｒある。電流源１０−１の詳細
が第１図に示されている。ただ１つのボックスが電流源
１０−ＸとしＣ示されており、これはそのボックスの内
部の詳細が電流シンク（ｓｉｎｋ）　１０−１と同一で
あるからである。そして一連のトッド′・・・″はそれ
らの間にある他のゲートされる電流源を示している。

５つのトランジスタ１１〜１５および３つの抵抗１６〜
１８が電流源１０−１に含まれでいる。

トランジスタ１１は抵抗１６に接続されたコレクタを有
しており、次にその抵抗は電圧源ＶＣＣに接続されてい
る。同様に、トランジスタ１２は抵抗１７に接続された
コレクタを有しており、その抵抗は次に電圧源ｙｃｃに
接続されている。また、トランジスタ１１と１２のエミ
ッタはトランジスタ１３のコレクタに接続されており、
トランジスタ１３は抵抗１８に接続された１ミツタを有
しでＪ３す、その抵抗は次にアースに接続されでいる。

入力ロジック信号Ａ、はＩ〜ランジスタ１′１のベース
にりえられ、参ｆｆｌ電位（図示せず）がトランジスタ
ｉ　３と１２のそれぞれのベースに与えられる。

入力ロジック信号Δ、が高いとき、１−ランジスタ１１
がターン・オンして”Ｎ　ＦＡｉ　Ｉ　ａｓがトランジ
スタ１°１を通って流れ、一方、トランジスタ１２には
電流は流れない。その結果、トランジスタ１１のコレク
タ上の電位は相対的に低く、一方、トランジスタ１２の
コレクタの電位は相対的に＾い。−逆に、入力信号Δ、
が低いとき、トランジスタ１１はターン・オフしで、一
方トランジスタ１２がターン・オンして電流Ｉｃｓがト
ランジスタ’Ｉ　２を通って流れ、ｉ−ランジスタ１１
には電浩は流れない。その状態において、トランジスタ
１２のコレクタ上の電位は相対的に低く、一方１〜ラン
ジスタ１１のコレクタ上の７６位は相対的に高い。

トランジスタ１４は電位ＶＣＣに接続されたコレクタと
、トランジスタ１２のコレクタに接続されたベースとを
有している。また、トランジスタ１５は電位Ｖｃｃに接
続されたコレクタと、トランジスタ１１のコレクタに接
続されたベースとを有している。それらのトランジスタ
１４と１５はそれぞれのベース上の電位が相対的に高い
ときにターン・オンし、それらのベース上の電位が相対
的に低いときにターン・オフする。したがって、トラン
ジスタ１４は入力信Ｑ　Ａ　＋が高いときにそのエミッ
タから電流を供給し、一方トランジスタ１５は入力信号
Ａ１が低いときにそのエミッタから電流を供給する。

さらに、第１図のＰ　Ｌ　Ａには導電体、ダイオード、
およびヒユーズの配列２０が含まれている。

全体で“Ｘ″個の列理電体ベアが整列１ノでＪ３す、ま
た全一体で“Ｙパ個のコラム導電体も整列しでいる。こ
こで°゛Ｙ°′は１つの整数である。第１図において、
その列理電体ベアは参照番号２１−１から２１−　Ｘ　
ひ示されており、一方コラムＦｖ電体は４旧ｊＷ　Ｍ　
２２−１から２２−Ｙで示されＣいる。

１つの列理電体ベアの各列理電体は、それぞれ［・ラン
ジスシダｌ／ｌと１５のエミッタに接続しでいる。した
がって電流は、入力ロジック憤りの状態に依存して、ペ
アの１つの列理電体また拳；（もう−ｈを流れる。次に
、１つの列理電体がコラム導電イホ４槍切る各位置で、
順次それらを接続するタイオードヒユーズ２３が備えら
れてＪ３す、列啓ｍ体からコラム導電体へ選択的に電流
を流す。

さらに第１図の実施例には、２２−１から２２−ｙので
電体に接続されている回Ｆ８３０か含まれている。回路
３０は、電流がいくつかのコラム導電体によって受取ら
れるとぎを指示するそれぞれのＮＡＮＤＯシック信号を
発生り−るためにＳ　＜。

回路３０は３１−１から３１−　Ｙの全体としてＹ個の
トランジスタと、３２−１から３２−Ｙの全体としてＹ
個の抵抗体とを含む。各コラム導電体はそれぞれのトラ
ンジスタのコレクタに接続し；１〜ランスミツタのエミ
ッタはそれぞれの抵抗に接続し：３１−１から３１−Ｙ
のすべてのトランジスタのベースは参照電位（図示せ１
″）に接続し；さらに（ぺての抵抗はアースに接続゛づ
る。

回路３０の１つの好ましい変更が参照番号４０で示され
でいる。そこでは、ＹコラムＳ電体はＮ個からなるいく
つかのグループに分割されている。

たとえば、５０のコラムＳ電体が５つｆつの１０のグル
ープに分割され［ちよい。それらのＮ個のコラム導電体
はそれぞれ４１−１から４１−ＮのトランジスタのコＩ
／クタに接続する。そして、４１−１から１１１−　Ｎ
のトランジスタはすべで１つに接続された〒れらのエミ
ッタを有しており、それらのエミッタは次に単一の抵抗
体４２に接続する。抵抗体４２は、３２−１から３２−
Ｙの抵抗体のＮ個ず′つに分割された１つに等しい抵抗
を右り、ている。その結果、Ｎどして適当な値を選択す
ることによって１抵抗体４２の抵抗はゲートされる電流
源中の抵抗体１８の抵抗どほぼ等しくなる。

上述の回路全体は２２−１から２２−ＹのコラムＳ電体
上にイれぞれのＮΔＮＤ［１シック信号を形成するため
に働く。たとえばコラム導電体２２−１上の電位が、入
力信＠ＡＩとにマの論理的ＮＡＮＤを表わすと仮定しよ
う。その結果は、入力信号Ａ、が高くかつ同時に入力信
＠Ａ　ｘが低いときはいつでもコラム導電体２２−１の
電位は低くなければならない。逆に、コラム導電体２２
−１の電位は、入力信号Ａ、が低いがまたは入力信号Ａ
×が高いときはいつでもコラム導電体２２−１の電位は
高くなければならない。

信号Ａ、が低いとき、電流源１ｏ−１内で電流はトラン
ジスタ１５から流れニ一方、信号Ａｘが高いとき、電流
源ｉ　ｏ−ｘ内で電流はトランジスタ１４から流れる。

したがって、電流源１ｏ−１内でコラム導電体２２−１
をトランジスタ１５へ接続するヒユーズは破断されず：
電流源ｉ　ｏ−ｘ内でコラムｖ電体２２−１をトランジ
スタ１４へ接続するヒユーズも破断されず：コラム２２
−１を他の列理電体へ接続する他のすべてのヒユーズは
破断されなければならない。

第１図においてまだ述べられていない回路は全体として
上述のものと同様である。一般に、その残りの回路は１
０−１からｉ　ｏ−ｘのゲートされる電流源と同様の１
０−−１から１Ｏ−−Ｙの複数のゲートされる電流源を
別に含み、さらに配列２０と同様の配列２０′および回
路３０と４０と同様の出力回路３０−を含んでいる。

１０”−１から１０−〜Ｙのゲートされる電流源の各々
は４つのトランジスタ１１−．１２−。

１３”１５よび１５−；さらに３つの抵抗体１６＋、１
７′、および１８−を含んでいる。この表示において、
ゲートされた電流源１０”−１内のトランジスタと抵抗
体は、その゛プライム″を除けば前述のゲートされた電
流源１ｏ−１に対応プるものと同一番号を有している。

た、とえば、トランジスタ１５−はトランジスタ１５に
対応する。

同様に、配列２０′内の列理電体、コラムＳ電体、およ
びダイオードヒユーズ結合の各々は、゛プライム″を除
けば、配列２０内のその対応する部分の番号と同じ番号
を有している。すなわち、配列２０′内の列理電体は２
１　”−１から２ｌ−−Ｙの参照番号で示されており；
そのコラム導電体は２２−−１から２２−−Ｚの参照番
号で示されており、ここでＺ”は１つの整数であり；ダ
イオードヒユーズ結合は参照番号２３−で示されている
。同様にして、出力回路３０丁内の構成要素の各々は、
その゛プライム”′を除けば、回路３０内のその対応す
る部分と同じ参照番号を有している。たとえば、出力信
号を形成するためにコラム２２−−１へ接続するトラン
ジスタと抵抗体のペアは３１−−１と３２”−１に符号
付けられている。

第１図の回路において、１０”−１から１０′−Ｙのゲ
ートされる電流源内のトランジスタ１１′は、それぞれ
それらのベースを介して２２−１から２２−Ｙのコラム
ＳＮ体へ接続してそれらからそれぞれのＮＡＮＤ項（ｔ
ｅｒｍ）を受取る。そうして、２２−１から２２−Ｙの
コラム導電体の電位が低いものは、２１　′−１から２
ｌ−−Ｙの対応する列理電体に電流を流し；　２１−−
　’１から２ｉ　−−−ｙの列Ｓ電体のいずれかからそ
れらのコラム導電体へ電流が接続されたとき、そのコラ
ム導電体２２”−１の出力電位は高くなる。

したがって、プライムを付された参照番号の上記の構成
要素は、２２−１から２２−Ｙのコラム導電体上の選択
されたＮＡＮＤ項の論理的ＮＡＮＤである出力信号を形
成するために働く。たとえば、コラム導電体２２′〜１
上の出力信号がコラム導電体２２−１と２２−Ｙ上の項
のＮＡＮＤを表わすと仮定しよう。これは、コラムＳ電
体２２−−１を列理電体２１　”−１と２ｌ−−Ｙへ接
続するヒユーズを切断することなく達成でき、−右同時
に、コラム導電体２２’−−１をすべての残りの列理電
体へ接続するヒユーズは切断される。

第１図のＰＬＡの１つの特徴は、先行技術のＰＬＡより
も本質的に少ない電力で済むということである。第１図
のＰＬＡのさらにもう１つの特徴は先行技術のＰＬＡよ
り本質的に小さなチップ空間で済むということである。

なぜそうなのかを理解するために、第２図の先行技術に
よるＰＬＡをここで参照づる。

ｆｆ１２ＥＪ（７）ＰＬＡにハ５０−１から５Ｏ−Ｘ（
７）”　ｘ　”　ｍのゲートされる電流シンクか含まれ
ている。各ゲートされる電流シンクは５つのトランジス
タ５１−５５．１つの抵抗体５６．およびダイオード５
７を含んでいる。トランジスタ５１と５２は、ダイオー
ド５７のカソードに接続されたベースとコレクタを有し
ており、次にそのダイオードは電圧Ｑ　Ｖ　ＣＣへ接続
されたアノードを有している。トランジスタ５１はトラ
ンジスタ５３のコレクタに接続されたエミッタを有して
おり：トランジスタ５２はトランジスタ５４のコレクタ
に接続さ、れたエミッタを有している。トラ〉・ジスタ
５３と５４はトランジスタ５５のコレクタに接続された
エミッタを有しており、次にそのトランジスタ５５は抵
抗５６に接続されたエミッタを有しており、次にその抵
抗はアースに接続する。

動作において、５０−１から５０−Ｘのゲートされる電
流シンクの各々においてトランジスタ５３のベースは、
Ａ１からＡＸのそれぞれの入力ロジック信号を受取るよ
うに接続され；トランジスタ５４のベースは参照電位（
図示せず）に接続される。入力信＠Ａ、が低いとき、ト
ランジスタ５３はターン・オフしてトランジスタ５４は
ターン・オンし、そして電流１ｃｓがトランジスタ５４
を通して流れる。逆に、入力信号Ａ、が高いとき、トラ
ンジスタ５３がターン・オンしてトランジスタ５４がタ
ーン・オフし、そして電流１ｃｉｓがトランジスタ５３
を通して流れる。

また第２図のＰＬＡには、列理電体ベア、コラム導電体
、およびダイオードヒユーズ結線部からなる配列６０が
含まれている。参照番号６１−１から６１−Ｘは列理電
体ベアを示し；参照番号６２−１から６２−Ｙはコラム
Ｓ電体を示し；参照番号６３はダイオードヒユーズ結線
部を示す。プルアップ抵抗体６４−１から６４−Ｙはそ
れぞれコラム導電体を供給電位ＶＣＣへ接続する。

動作において、論理的”　Ａ　Ｎ　Ｄ”′項が６２−１
から６２−ＹのコラムＳＮ体に形成される。たとえば、
コラム導電体６２−１上の信号が信号Ａ。

とＡＸの’　Ａ　Ｎ　Ｄ　”項を表わすとしよう。その
結果として、信号Δ１が高くかつ同時に信号ＡＸが低い
ときはコラム導電体６２　＝　１　、、ヒの信号は高く
なければならず二または逆に、Δ、が低くあるいはＡＸ
が高いときはコラム導電体６２−１上の信号は低くなけ
ればならない。

電流シンク５０−１のトランジスタ５４は入力信＠Ａ、
が低いときそれを接続する列理電体からの電流をシンク
しニ一方、電流シンク５０−Ｘのトランジスタ５３は入
力信号ΔＸが轟いときそれを接続する列理電体からの電
流をシンクする。その結果として、電流シンク５０−１
のトランジスタ５４ヘコラム導電体６２−１を結合する
ヒユーズは切断されず：電流シンク５０−Ｘのトランジ
スタ５３ヘコラム導電体６２−１を結合する゛ヒユーズ
も切断されず；列理電体へコラムＳ電体６２−１を結合
する残りのヒユーズは切断されるべきである。

さらに第２図のＰＬＡにはトランジスタの配列７０が含
まれている。この配列はＹコラム、７列。

および各列とコラムの交差点のトランジスタを有してい
る。第２図において、コラム導電体【よ６２−１から６
２−Ｙの参照番号で示されており；列理電体は７１−１
から７１−７の参照番号で示され５ており；トランジス
タは参照′ｆｉ号７２で示されている。

各トランジスタ７２は電圧ｆｉ■ｃｃへ接続されたコレ
クタと、６２−１から６２−Ｙのコラム導電体の１つに
接続されたベースと、ヒユーズ７３を通して７１−１か
ら７１−７の列理電体の１つに接続されているエミッタ
とを有してむする。次にＪＢ力回路８０は、７１−１か
ら７１−７のダ１導電１本に接続している。回路８０は
８１−１１ｙ％ら８１−７のトランジスタを含んでおり
、そｊｔらのトランジスタは７１−２から７１−Ｚの列
Ｗｆｆｉ体へそれぞれ接続しているコレクタを有してお
り；また回路８０は８１−１から８１−７のトランジス
タのエミッタをそれぞれアースに接続する抵抗（本８２
−１から８２−７を含Ｉυでいる。

回路８０は７１−１から７１−７の舅ｊ導電体上にそれ
ぞれ出力信号を生成し、それらの信号【ま６２−１から
６２−Ｙのコラム導電体上に選択される″Ａ　Ｎ　Ｄ　
”項のｇＡ理的”　ＯＲ’”を表わす。たとえば、列Ｓ
電体／　１−１上の出力信号が６２−１から６２−Ｙの
コラム導電体」−の’　Ａ　Ｎ　Ｄ　”項のＯＲ”′を
表わすと仮定しよう。その、結果として、列Ｓ電体７１
−１上の電位は、コラム導電体６２−１または６２−Ｙ
上の電位が高いとぎに高くなければならない。それはコ
ラム導電体６２−１と６２−Ｙを列理常体７１−１へ接
続するヒユーズ７３を切断することなく達成され、一方
向時に、残りのコラム導電体を列理電体７１−１へ接続
するヒユーズ７２はすべて切断される。

ここで１第１図と第２図のＰＬＡ１７）電力消費につい
て数学的解析を行なう。第３図のコラム１は第１図のＰ
ＬＡを解析する式を挙げており；コラム２は第２図のＰ
ＬＡを解析する式を挙げており；さらにコラム３は第１
図と第２図のＰＬＡを比較する式を挙げている。

コラム１の式１は、ある条件の下に配列２ｏの列理電体
のいずれかの１つの電流１ｒがコラム導電体全体の電流
ＩＣＹに等しいことを述べている。

その条件は、たとえば、ヒユーズの切断・非切断状態と
ともに入力ロジック信号Ａ１〜Ａ×の状態が次のような
ときに起こる。それは１つの電流源がすべてのコラム８
１１体に電流を供給し、一方何の電流源が全く電流を供
給しないＪ：うな場合である。

そのような状態のもとに、式２は電流ＩｃＹを供給する
電流源のトランジスタ１４（または１５）を駆動するベ
ース電流１ｂがＩｃＹ／βに等しいことを示しており、
ここでβはトランジスタのゲインである。しかしながら
同時に、トランジスタ１５をターン・オフするのに十分
な大きさの電位れは式３によって示されている。たとえ
ば、電流Ｉｃｓは電流Ｉｂの５倍の大きさで、これは式
４に示されている。

今、コラムｓ電体ＩＩ　Ｙ　ＩＴの数を５０とし、デー
タが５０であると仮定しよう。そのような条件の下に、
電流１ｃｓはコラム導電体電流ＩＣの５倍である。これ
は式５によっ【示されＣいる。また電Ｑ　Ｉ　ｃｓは、
抵抗体］８の大きさを３２−１から３２−Ｙの抵抗体の
約５分の′１の大きさにＪることによつ−ζ、７π流１
ｃの５倍の大きさになる。これは弐６に示され【いる。

集積回路にお（プる同じＡ−ダの大きさの抵抗体は、Ｉ
Ｃ’ｌＪ’／Ａプロセスの１ｒｊｌ　Ｌ；スう一ツブを
用いる間に単にぞの抵抗体の物理的寸法を円節すること
によって形成される。同じステップが用いられるので、
ドーピングの密度、処理温度、などにお番プる変化は形
成されるづべての抵抗体にＵワして同じである。したが
つ又、そのプロセスの変化が１つの抵抗を増大させるよ
うなものである利金、それは他の抵抗をも増大させるし
、逆の場合も同様である。

抵抗体１８と３２−ｌから３２−Ｙは同じオーダの大き
さであり；そしていずれの特定のチップにおけるこれら
の抵抗体の割合もそれらの求められる割合である５分の
１から大きく変化することはないであろう。したがって
、もし抵抗体１８とかつある特定のチップのそれらの抵
抗体の実際の値がＲｃｓとＲで示されるならば、式７は
ＲＣ８／　Ｒ＝　６　ｃｓ／、Ｒ＝　１　／　５である
ことを示ず。さらに第１図の回路４０を用いるごとによ
って、抵抗体１８の大ぎさは３２−１から３２−Ｙの抵
抗体の大きさに概：略等しく作ることができる。

式４と７において上述されたことから、抵抗体１８を流
れる平均電流１（ｉｓは５１ＣＹ／βに等しくセットす
ることかできる。これは式９によって示されて１いる。

そのような条件の下に、安全のための大ぎ・な余地が残
されている。たとえば、たとえｌｃの実際の値がその平
均値であるＩｃｓから２０％だけ増加したとしても式３
の条件は依然として満たさ、れるであろう。これは式１
０によ・〕て示されている。

上記の観点においＵ、１（Ｌ−１から１０−Ｘのすべて
の電流源が消費する平均電力Ｐ、に閂する表記をここで
書くことが可能である。その電力は（ｍ　流’Ｉ’ｃｓ
）　Ｘ　（Ｒ給ｆｆ１ｊＩＶｃｃ）　Ｘ　（電流［Ｘ　
（１）数）に等しい。これは式１１によって与えられで
いる。

第２図のＰＬＡの′Ｆｉ流シンク５０−１から５０−Ｘ
の各々において消費される平均電力に関する対応した表
記がコラム２において導かれている。

そこでは、コラム導電体全体における電流ｉｃが′１つ
の列理電体を通′Ａするという条件のｒに、式１は抵抗
体５６を通る電流Ｉｃｓに門する表記を与え【いろ。そ
のような条件の下で、電流ＩＣ８は（Ｙ）Ｘ（コラム導
電体電流１ｃ）＋（トランジスタ５２を流れる付加的な
電流ＩＴ）に等しい。

通常、コラム導電体Ｙの数は、式２によって示されてい
るようにかなり大きい。ぞして電流１ｃｓは、通常はコ
ラム導電体１ｃよりずっと太き（、これは式３によって
示されている。電流（ＣＳはその大きさが抵抗体５６の
大きさに逆比例し、それによって電流）Ｃは抵抗体６４
−１の大きさに逆比例する。（）たがつて、抵抗体５６
は本質的に抵抗体６４−１より小さくなければならない
。これは式４によって示されている。

抵抗体５６と６４−１から６１７は本質的に互いに異な
っているので、単にそれらの物理的１法を！ｉ１１節す
ることによつ゛（同一のステップの製造ブ０セスでそれ
らを作ることは実際的ではない。

その代わりに、抵抗体５６と６４−１から６４−Ｙは独
立の［ットのステップで形成しなければならず：その結
果として、いずれの２つの特定の抵から本質的に変化づ
ることがあり得る。これは式５によって示されている。

たとえば、ある１つの特定のチップにおい（、抵抗体５
６の（＋ｆＩＲｃｓがその平均＠Ｒａｓであり得るし、
一方向時に、抵抗体６４−１から６４−Ｙの１ｆｆｌＲ
はそれらの平均１１Ｒのわずか８／１０′Ｃ−あり得る
。そし′Ｃ１電流１ｃｓの値がその平均値１ｃｓであり
得るし、一方コラム電流１ｃの値はそれらのへ 平均値１ｃより２０％だけ大きいこともあり愕る。

これは式７に示されている。

上記の観点において、電流１ｃｓの平均値は少なくとち
１．２１ＣＹぐらいの大きざでなければならない。これ
は弐８によって示されている。さも４【りば、上記の条
件の一トに５０−１から５０−Ｘのｒｒｌ流シンクがコ
ラム導電体Ｔｉ流のづべてをシンクすることができない
ので、そのＰＬＡは杓かないであろう。

今、式１から電流１ｃｓがトランジスタ５２を流れる電
流ＩＴからも形成されるごどを！９い出そう。

電流ＩＴは、電流１ｃｓが本質的に一定であるので電流
１ｃＹが最大のときに最大となる。その７！ｆ流Ｉｔの
最小値は電流１ｃｓの約１　／　１０である。これは式
９によって示されている。その結果として△ 式１０に示されているように、電流１ｃｓは少なく△ とも１．３Ｘ（コラム導電体電流［ｃ）ｘ（Ｙ）でなけ
ればならない。

ｆｆ１ｍ１ｃｓが１−ランジスタ５３と５４のコレクタ
へ流れるすべての電流を含むに十分な大きさであること
を補償するために、ある余裕が与えられなければならな
い。たとえは、少なくとも１０％の余裕が与えられるべ
きである。これは式１１に示されている。したがって、
ｉｉｆ＊Ｉｃｓの平均値は１゜４Ｘ（コラム導電体電流
１ｃの平均値）Ｘ（Ｙ）より小さくてはならない。これ
は式１２に示されている。そのような条件の下に、５０
−１がら５０−ｘの電流シンクは式１３によって与えら
れる△ ような平均電力Ｐ２を消費する。

今コラム３に帰って、そこでは式１がコラム２の式１３
に対するコラム１の式１１の割合を与えている。この電
力比の調査は、第１図の電流源が第２図の電力シンクに
よって消費される電力のわずか約１／１４Ｌ、かｗ４賀
しないことを示している。

次に、式２は第１図の全体のＰＬＡにおいて消費される
平均電力に間する表記を与えている。その式において、
一番左の項は１０−１から１０−Ｘの電流源によって消
費される平均電力であり二次の項は配列２０において消
費される平均電力であり：その次の項は１０−−１から
１Ｏ−−Ｙの電流シンクによって消費される平均電力で
あり：そしてその最後の項は配列２０−において消費さ
れる平均電力である。

同様に、式３は第２図の全体のＰＬＡによって消費され
る平均電力を与える。その式において、一番左の項は５
０−１から５０−Ｘの電流シンクによって消費される平
均電力であり一次の項は配列６０におい゛（消費される
平均電力を与え：そして最後の項は配列７０によって消
費される平均電力を与える。式２と３を調べると、配列
２０．２０−．６０．Ｊ５よび７０によって消費される
出力は電流シンク内の電流源によつ゛（消費され、る電
力よりはるかに小さいことがわかる。これは１つの配列
内で消費される電力に関する表記が変数Ｘ。

Ｙ、またはＺのうちのただ１つを含むだけぐあるが、電
流シンク内の電流源で消費される電力に関する表記はそ
れらの変数の積を含んでいるからである。

従って、式２は第１と第３の項だけを含むようにｎ単化
でき、一方、式３は第１の項だけを含むように簡単化で
きる。次に、第２図のＰＬＡで消費される電力に対する
第１図のＰＬＡで消費される電力の割合を得るために、
上記の簡単化された式２は単に簡単化された式３で割れ
ばよい。この結果は式４によって表わされている。

式４によれば、上記の電力比は変数Ｘ、Ｙ、およびＺの
広い範囲にわたって１より小さいことがわかる。たとえ
ば、入力信号Ｘの数が出力信号Ｚの数に等しν′Ｓ場合
、第１図のＰＬＡは第２図の１〕ＬＡの電力、の１／７
を消費するだけである。これは式５によって示されてい
る。

次に、第１図と第２図のＰＬＡを実施するために必要な
チップの面積について分析する。ｔ４！４図のコラム１
は第１図のＰＬＡを分析する式を挙げており二コラム２
は第２図のＰＬＡを分析する式を挙げており：そしてコ
ラム３はコラム１と２の結果を比較する式を挙げている
。

コラム１の式１は１０−１から１０−ｘの電流源のすべ
てにおけるトランジスタの数を示している。それらの電
流源の各々には５つのトランジスタ１１〜１５が存在し
：したがってトランジスタの全数は５ｘに等しい。次に
式２は第１図のＰＬＡの配列２０におけるダイオードの
全数を示している。その配列は２Ｘの列とＹのコラムを
有しており、したがってダイオードの全数は２ＸＹであ
る。

次に式３は回路３０におけるトランジスタの全数を与え
：式４は１０−−１から１Ｏ−−Ｙの電流源における１
−ランジスタの全数を与え；式５は配列２０−における
ダイオードの全数を与え；そして弐６は出力回路３０′
におけるトランジスタの全数を与える。

上記の式１〜６のすべてを用いて、第１図のＰＬＡにＪ
：つ°（占められる全面積に閂する記述が書られる。そ
の記述は式７によって与えられている。

そこには、記＠ＡＴは単一のトランジスタに必要な面積
を表わしており、記号Ａｏは単一のダイオードに必要な
ＷＩ積を表わしている。

第２図のＰＬＡに関する同様の分析がコラム２に示され
でいる。式１は５０−１から５０−ｘの電流シンク内の
トランジスタの全数を与え；式２は５０−１から５０−
ｘの電流シンク内のダイオードの全数を与え：式３は配
列６０内のダイオードの全数を与え：式４は配列７０内
のトランジスタの全数を与え；そして式５は出力回路８
０内のトランジスタの全数を与える。次に式１〜５は式
６に組合わされて、それは第２図のＰＬＡによって占め
られる全面積に関する記述を与えでいる。

記号ＡＴとＡｏは以前と同様にそれぞれ１つのトランジ
スタと１つのダイオードによって占められる面積を表わ
している。

次にコラム３の式１は、コラム１の式７とコラム２の式
６を比較するものである。式１にはＡ□とＡｏの両方の
項が含まれているが、ＡＴは本質的に面’ｆａ　Ａ　ｏ
より常に大きい。たとえば、ＡＴは八〇の１０倍であり
、これは式２によって示されている。次に、式２を式１
に代入することによって、第２図のＰＬＡによって占め
られる面積に対する第１図のＰＬＡによって占められる
面積の割合に関する記述が得れる。これは式３によって
与えられている。

第５１！ｌは変数Ｘ、Ｙ、およびＺのいくつかの範囲に
而して式３を評価した表を示している。その表は３つの
コラムを有しており、それらのコラムは左から右へそれ
ぞれＺ＝Ｘ／２．Ｚ＝Ｘ、およびＺ＝２Ｘの条件の下に
式３を評価したものである。またその表は３つの列を有
しており、その列は上から下へそれぞれＹ＝Ｘ、Ｙ＝２
Ｘ、およびＹ＝３Ｘの条件の下に式３を評価したもので
ある。

第５図の表における各列・コラムのベアは２つの項目を
有している。その上の項目は式３が１より小さくなるＸ
の範囲を与えており：下の項目はＸが３０に等しいとい
う条件における式３の値を示している。たとえば、Ｚ＝
ＸでＹ＝２Ｘのとぎ、式３は６に等しいかそれより大き
なＸのすべての値に間して１より小さくなり：そしてＸ
が３０に等しいとき式３は１／２．２９７となる。

これは、上記の条件において、第２図のＰＬＡによって
占められる面積は第１図のＰＬＡによって占められる面
積の２．２９７倍の大きさであることを意味する。通常
、１つのＰＬＡ内の入力信号の数Ｘは少なくとも２０で
あって、したがって第５図によれば式３はＸの実際の値
のすべてに関して１より小さいことがわかる。

次に第７図を参照して、本発明のさらにもう１つの好ま
しい実施例を述べる。しかし、その実施例の特徴を理解
するためには第６八図ない（）第６Ｃ図をまず参照しな
ければならない。？ａ６Ａ図は第１図の実施例の入力信
号？Ｖ電流源ダイオード配列の概略図である。参照番号
１０−１から１０−Ｘは以前と同様にそれらの電流源を
示し、参照層Ｍ２１−１から２１−ｘは列５ｆｆｉ体ペ
アを示し、参照番号２２−１から２２−ＹはコラムＳ電
体を示す。また第６Δ図の式１はそのＰ　Ｌ　Ａの図示
された部分にＪ３いて消費される電力に閏する記述を与
えている。その電力は以前に第３図においてコラム１の
式１１として導かれたものである。

今、ＰＬＡの入力信号の数がＸから２×へ倍増したと仮
定しよう。この場合、電流源の数は２Ｘに増大し；列Ｓ
電体ベアの数も２）（に増大し；そしてコラム導電体の
数はＹのままである。これは第６Ｂ図に示されており、
参照層ＭＩＯ−１から１Ｏ−２Ｘは電流源を示し；参照
番号２１−１から２ｌ−２Ｘは列理電体ペアを示し：そ
して参照層Ｑ２２−１から２２−Ｙはコラム導電体を示
しでいる。

ヤパシタンスを有している。このキャパシタンスは第６
Ａ図においてＣ８で示されている。しかし第６Ｂ図にお
いて、コラムＳ電体の長さは、列理電体ペアの数が倍増
したので倍増しなければならない。その結果として第６
Ｂ図において、２つのバラシチック・キャパシタンスＣ
６はコラム６７１体の各々に接続されている。

その導電体の電位が高いレベルから低いレベルにいくと
きは、コラム導電体キャパシタンスは放電されなければ
ならず；そのキャパシタンスに電圧■を生じるために必
要な電荷１１Ｑは、第６Ｂ図において式１として与えら
れている。その電荷Ｑはコラム導電体から回路３０への
電流■として放電され；その大きさは（電流Ｉ）Ｘ（７
１！流Ｉの流れる時間へｔ）の大きさに等しい。これは
式２に示されている。式１と式２を利用して、コラム聯
電体パラシチツク・キャパシタを放電させる時間Δｔは
式３として示すことができる。

第６Ａ図の回路に関して、式３におけるＣの値はＧｏで
あり；したがって第６Ｂ図の回路に関するＣの値は２Ｃ
ｏである。これは式４によって示されている。その結果
、もし時間Δｔが第６Ａ図と第６Ｂ図の両方の回路に関
して同一であるならば、第６Ｂ図の回路におけるコラム
導電体パラシヂツク・キャパシタンスを放電させる電流
■は、第６Ａ図の回路における対応する電流の大きさの
倍でなければならない。これは式５に示されている。

しかし、電流Ｉが増大するに従って、第６Ｂ図の回路が
消費する電力も増大する。このことは第６Ｂ図の回路に
よって消費される電力を与える式６から明らかである。

第６Ａ図の回路によって消費される電力と弐〇を比較す
ることによって、第６Ｂ図の回路が第６Ａ図の回路の電
力の２の２ｆ！倍消費することがわ・かる。

第６Ｃ図の回路において、入力信号の数はｍｘに増大さ
せられている。したがつＣ１その回路はｒｆＩｘ個の入
力電流源１０−１から＋ｏ−ｍｘ、ｍ×個の列５７１ｉ
休ペア　２．１　＝　１から２ｌ−１１１Ｘ、およびＹ
個のコラムＳ電体２２−１から２２−Ｙを含んでいる。

しかし、それらのコラム導電体の各々の長さは第６Ａ図
にお１ノるコラム導電体の長さの８倍であり：その結果
、それらのパラシチツク・キャパシタンスはＣ８の…倍
て゛ある。

第６Ｃ図にお１ブるフラム導電体電流として第６Δ図の
回路で用いられたのと同じ時間でバラシチック・キャパ
シタンスを放電するために、そのコラム導電体電流はＩ
Ｏの８倍でなければならない。

これは第６Ｃ図における式１として示されている。

しかしそのような条件において、第６Ｃ図の回路によっ
て消費される電力も式２かられかるように増大する。第
６Ａ図の回路によつ−（消費される電力と式２を比較す
ることによって、第６Ｃ図の回路は第６Ａ図の回路の電
力のｍの２乗倍消費することがわかる。

比較すれば、第７Ａ図の実施例は本質的に第６Ｃ図の回
路より小さい電力を消費し；それにもかかわらずそれは
第６Ｃ図の回路と同じ数の入力信号を受取って同じスピ
ードで動作づる。第７Ａ図の実施例には、全数ｍＸ／７
）電流源１０−１から１０−ｍＸが含まれている。それ
らＩＸ個の電流源はｍ個のグループに分割され、各グル
ープは全部でＸ個の電流源を含み、また各グループはそ
れ自身のコラム導電体の組を有している。

第７Δ図において、１０−１から１０−×の第１のグル
ープの電流源は２１−１１から２１−×１の列理電体と
２２−１１から２２−Ｙｌのコラム導電体を有し；・・
・；そして最後のグループの電流源は２１−１　ＩＩＩ
から２１−Ｘｍの列理電体と２２−１１１１から２２−
ＹＩＲのコラム導電体電流を有し又いる。２２−１１か
ら２２−Ｙｍのコラム導電体の各々はＸ個の列５ｆｆ１
体ペアにのみ接続されており、その長さは第６Ａ図のコ
ラム導電体の長さと同一でニしたがってその結果、それ
はＣ８のバラシチック・キャパシタンスを有する。

コラム５ｆｆｉ体のｌ＋１個のグループの各々１１、そ
１ｔぞれ前述の回路３０の１つ゛に接続する。第７Ａ図
にＪ３いて、参照番号３０−１はそれらの′回路の第１
のものを示し、参照番号３Ｑ−ｍｔよそれらの回路の最
後のものを示す。

ｍ個のグループの各々における対応するコラム１？’１
１２体はそれぞれのトランジスタのベースに接続してお
り、王れらのトランジスタはもう１つのコラム導電体に
接続されているエミッタと電圧ＲＶＣＣに接続されてい
るコレクタを有ｌノでいる。たとえば、右端の２２−Ｙ
ｌから２２−Ｙｍのコラム導電体は９Ｏ−Ｙｌから９Ｏ
−Ｙｌｌｌのそれぞ１ｔのトランジスタのベースに接続
しており；それらのトランジスタのエミッタはコラムＳ
電体（Ｊｌ−Ｙに接続しており；そしＣそれらのトラン
ジスタのコレクタは電圧源ｙｃｃに接続している。

乃１日こおいて、２２−　’１１から２２−ＹＩｌのコ
ラムＳ電体のいずれか１つに電流が流れるとさ、その電
流はキャパシタンスＣ６を充電して、９〇−１１から９
０−　Ｙ　ｉｌｌのトランジスタの１つを夕　。

−ン◆オンさせる。したがって、９１−１から９１−Ｙ
のコラム＞［体の１つに電流■′が流れてそのパラシチ
ツク・キャパシタンスＣ′を充電する。

そして、第７Ａ図の回路から出力信号を受取るのに必要
な全時間は、（１つのキャパシタＣ８を放？！するのに
必要な時間Δｊ＋）＋（１つのキャパシタＣ′を放電す
るのに必要な時間Δｔｚ）に等しい。これは第７Ｂ図に
おいて式１で示されている。また前述したように、１つ
のキャパシタンスを放電する時間ΔｔはＣＶ／Ｉに等し
く、この関係を式１に代入すれば式２を得る。

好ましくは、２２−１１から２２−Ｙｌｌのコラム導電
体は半導体サブストレートにパターン化された拡散によ
って形成され；２１−１１から２ｌ−ＩＸの列理電体は
そのサブストレートを呵う絶縁層上にパターン化された
金属線として形成され：そして連結するダイオード２３
（図示せず）はショットキ・ダイオードであり、それは
パターン化された金属線とパターン化された拡散体の間
の連活部として形成される。好ましくはまた、９１−１
から９１−ＹのコラムＳ電体は、列５ｔｔｔ体を形成し
ているパターン化された金５層を覆う絶縁層上のパター
ン化された第２のレベルの金５層として形成される。

その場合、キャパシタンスＣ８は（その拡散体の床キャ
パシタンス）＋（その拡散体の２倍の側壁キャパシタン
ス）に分けることができる。これは式３によって示され
ている。それらのキャパシタンスはプロセスごとに変化
し：しかし拡散体の典型的な床キャパシタンスは０．１
０ｆ　Ｆ／口であり、拡散体の典型的な側壁キャパシタ
ンスは０゜４０ｆ　Ｆ／口である。これは式４に示され
ている。

また、パターン化された金属層のパラシヂック・キャパ
シタンスも各プロセス間で異なり；しかしそのようなバ
ラシチック・キャパシタンスの典型的な値は０．０２５
ｒ　Ｆ／口である。これは式５％式％ 言い換えれば、絶縁層上の金属キャパシタに対する拡散
キャパシタの典型的なキャパシタンス比は約３０：１で
ある。これは弐〇に述べられている。その結果、式２に
おいてキャパシタＣ−はキャパシタＣ８の約１／３０で
ある。したが９′Ｃ１ｂしキャパシタＣ−を放電する電
流Ｉ−がキャパシタＣ８を充？！する電流Ｉ。に等しい
なら、第７Ａ図の実施例に関する全充電時間は概略Δｔ
、に等しいであろう。これは式７に示されている。

次に、式８は第７Δ図の回路におけるＸ個の電流源の各
グループによって消費される電力に門する記述を与えて
いる。そこでは、記号Ｐ１は電流源の第１のグループに
よって消費される電力を表わし；記号Ｐ２は電流源の第
２のグループによって消費される電力を表わし、以下同
様であり：その電力は以前に第３図のコラム１の式１１
でＰ。

として導かれたものである。したがって、式９は第７Ａ
図の電流源のすべてが消費する全電力がｌＰａであるこ
とを示している。

次に、式１０は第７ＡｖＡにおけるコラムＳ電体によっ
て消費される電力に間する記述を与えている。その式に
おいて、右端の項は電流Ｉ−を運ぶ回路によって消費さ
れる電力であり；その次の項は電流１ｃを運ぶ回路によ
って消費される電ツノである。式１０によれば、電流Ｉ
−が電流１ｃに等しくかつ入力用１１１Ｘの数が１より
ずっと大きいとき、それらの項はどちらもｍＰｏに比べ
て重要ではない。また、第２の項によって表わされる電
力は第６Ｃ図の配列においてｆｌ費される電力と同一で
あり、したがってその項は２つのＰＬＡの比較において
打消し合う。

したがって、式１０は第７Ａ図の回路で消費される全電
力に閂する記述において無視し得るものである。そして
式９が残る。−したがって、式９が第６Ｃ図の式３と比
較されて、式１１が得られる。

この結果は、第７Ａ図の回路によって消費される電力が
第６Ｃ図の回路によって消費される電力のわずか１／１
１倍であることを示しており、これはＩの大きな値に対
して大幅な改善となることを示している。

今、本発明の種々の好ましい実施例が詳細に述べられた
。しかしながらこれに加えて、本発明の特徴や精神から
饋れることなく種々の変更や修正が可能である。したが
って、本発明は前述の詳細に限定されるものではなくて
、添付された特許請求の範囲によって決められるもので
あることを理解すべきである。

【図面の簡単な説明】

第１図は、本発明の好ましい一実施例の詳細な回路図で
ある。 第２図は、先行技術のＰＬＡの詳細な回路図である。 第３図は、第１図と第２図のＰＬＡにおいて消費される
電力を解析する式を含む図である。 第４図は、第１図と第２図のＰＬＡによって占められる
チップ面積を解析する式を含む図である。 第５図は、第４図の解析に基づくいくつかの特定の数値
的結果を含む図である。 第６八図ないし第６Ｃ図は、ＰＬＡの概略図とそれらの
ＰＬＡにおいて消費される電力を解析する式を示す図で
ある。 第７Ａ図と第７Ｂ図は、本発明のもう１つの実節制の詳
細な回路図とその実施例において消費されるｍノ〕を解
析する式を示す図である。 図において、１０−１ないし１０−Ｘはゲー１−される
電流源、１１・〜１５はトランジスタ、１６〜１８は抵
抗体、２１−１ないし２１−Ｘは列理電体ベア、２２−
１ないし２２−Ｙはコラム導電体、２３はダイオードヒ
ユーズ、３１−１ないし３１−Ｙはトランジスタ、３２
−１ないし３２・−Ｙは抵抗体、４１−１ないし４１−
Ｎはトランジスタ、４２は抵抗体、５０−１ないし５０
−Ｘはゲートされる電流シンク、５１ないし５５はトラ
ンジスタ、５６は抵抗体、５７はダイオード、６１−１
ないし６１−Ｘは列理重体ペア、６２−１ないし６２−
Ｙはコラム＃電体、６３はダイオードヒユーズ、６４−
１ないし６４−Ｙはプルアップ抵抗体、１１−１ないし
７１−　Ｚは列理電体、７２はトランジスタ、７３はヒ
ユーズ、８１−１ないし８１−７はトランジスタを示す
。 なお各図において、同−符丹は同一物または同〜内容を
表わす。 ＦＩＧ、２八、　　　　　　　　　　　ＦＩＧ、２゜Ｆ
ＩＧ、２Ｂ。 ＦＩＧ、５゜ 天８．　Ｒｃｓ＋＄［！耐Ｏ訂し２イ銃靜ＲＬ〜　ｂｌ
ｃＹ 八Ｉｔ、　ｐ、＝−（Ｖｃｃ）（Ｘ）＝−Ｆ−（ＶＣＣ
）（Ｘ　）β ＜　１．　ＩＣ５：ＩＣＹ＋ＩＴ 戎２Ｙ≧５０ Ａ　３　、”、Ｉｃｓ＞＞Ｉｃ 六”、ＩＴ、、ｃ二１．２Ｊｃ、＋ｑｋ！、°、ｋｓ二
Ｌｃｓ＜　ａ　ＩＲ＝１．２Ｉｃ’１’ｓＬ”！ｓ−’
・ｌＣｓ−１ｃｓ、　　＾ 武　９．ＩＲ：ＨＡ％のｌ−Δ■丁１０・１ｌＣｓ△　
　　△　〜　Δ ’−１０，、％Ｉｃｓ　＞　１．２ＩｃＹ十〇、Ｉ　Ｉ
ｃ５＝　１３ＩｃＹ戊１１１０％ａ許督 ”Ｘ、、’、　１２つＥＴ仝。・・１４仝・Ｙ＜　１３
９２＝（１，４ＩｃＹ）（ＶｃｃＸ　Ｘ）ＦＩＧ、３Ｃ
。 ＜ｌ令　しし　・−１１−ミ土 １．４　　　＋４ 、　　△　　　　　八　　　　　　　　　　△　　　　
　　八人３．　Ｐ２Ｔ：１．４ＩＣＹ　（Ｖｃｃ）（Ｘ
　）＋ＩｃＶｃｃＹ＋　ＩｃＶｃｃ２、　　△ ４５　　　Ｘ：ｌ、’Ｊ（７ＰＴ　　ｃｅＺ　　ｗ±入
２帳１ｊＤ°Ｓ・（２ｘ）（Ｙ） ブこ３　　コラム　Ｔ’Ｓ−Ｙ 武４　電痕廓　Ｔ’Ｓ・４Ｙ 式５記つ！Ｉ　Ｄｏｓ・（Ｙ）（２） ９ご６　　コラへＴ’５＝２ Ｕ、Ａｒ［５Ｘ＋５Ｙ＋、７コＡＴ＋　［２ＸＹ＋ｙ２
コＡ。 コラム２（’ＦＩＧ、２／）みｐ伊） 先　ｌ　塙ら瑣しンン７　　Ｔ’Ｓ・５ｘＫ’２　　’
ｉ４−ン７７　　Ｄ’Ｓ−Ｘ”　３　記？ＪＤ’Ｓ・（
２Ｘ）（Ｙ）シ（４ｉ１乙グ’Ｊ　Ｔ’Ｓ・（Ｙ）（２
）人５　刺Ｔ’Ｓ　−２ ＜　６．　Ａ２　・［５Ｘ＋Ｙ１４−２］　ＡＴ　＋［
Ｘ＋２ＸＹ］　ＡＤコラＡＪ（ＦＩＧ、１ｔＦＩＧ、２
．　＝ｑｆＳｔＪ＆）＜　　１．　　［５Ｘ＋Ｙ２＋２
］　ＡＴ　＋　［Ｘ＋２ＸＹ］　ＡＤ　　ｖｓ　　［５
Ｘ＋５Ｙ＋ＺコＡＴ＋［２ＸＹ＋Ｎ７］ＡＤλ２．　Ａ
ＴユｌＯＡ。 ＜３Ａ９・尤・」湿り叶四」 Ａ　　５１Ｘ＋１０２＋２ＸＹ＋ｌＯＹ２ＦＩＧ、６八
、　　　　　ＦＩＧ、６Ｂ、　　　　　ＦＩＧ、６Ｃ。 ’Ａ４　Ｃ−Ｇｏ＋Ｃｏ　　　　　八、’ｌｌ−ｍＩｃ
；ｔ’ｉ、、　５−”−Ｉ・２Ｉｃ　　　　　’Ａ、　
２．Ｆ’ｋ（ｍＸＸｍＩｃＹ）Ａ　　６　　、”−Ｐ−
ｋ（２ＸＸ２１ｃＹ）　　　　　　戎３．Ｐ−ｍ２Ｐ。 ；％　７　：、Ｐ・２２Ｐ。 手続補正書（方式） １、事件の表示 昭和５８年特許願第　’＋　９８１９４　　号２、発明
の名称 ［１シック配列 ３、補正をする者 事件との関係　特許出願人 住　所　　アメリカ合衆国、ミシガン州、デ１〜ローイ
トバロース・ブレイス（Ｍ地なし） 名　称　　バロース・コーポレーション代表者　　ウォ
ルター・ジエイ・ウィリアムス４、代理人 住　所　大阪市北１ス天神橋２丁目３番９号　八千代第
一ビル電話　大阪（０６）３５１−６２３９　（代）自
発補正 ６、補正の対象 図面 ７、補正の内容 濃墨で描いた図面を別紙のとおり補充致します。 なＬｉ２、内容についての変更はありません。 以上 手続補正書く方式） ％式％ １、事件の表示 昭和５８年特許願第　１９８１９４　　号２、発明の名
称 ロジック配列 ３、補正をする者 事件との関係　特許出願人 住　所　　アメリカ合衆国、ミシガン州、デ１−ロイド
パロース・ブレイス（番地なし） 名　称　　バロース・コーポレーション代表者　　ウィ
ルター・ジエイ・ウィリアムス４、代理人 住　所　大阪市北区天神橋２丁目３番９号　八千代第一
ビル電話　大阪（０６）３５１−６２３９　（代り６、
補正の対象 明細書の図面の簡単な説明の柵 ７、補正の内容 （１）　明ｌｔｌ書第４４頁第１９行〜２０行を下記の
文章に補正する。 記 第１Ａ図と第１Ｂ図は、本発明の好ましい一実施例の回
路の詳細を示す部分図である。 第１図は、第１Ａ図と第１Ｂ図のつながりを示す図であ
る。 （２）　明ｌｌＩ書第４５頁第１行〜２行を下記の文章
に補正する。 記 第２Ａ図と第２Ｂ図は、先行技術のＰＬＡの回路の詳細
を示す部分図である。 第２図は、第２Ａ図と第２Ｂ図のつながりを示す図であ
る。 （３）　明りＩｌ書第４５頁ｗｓ３行〜４行ヲ下記（７
）文章に補正する。 第３八図ないし第３Ｃ図は、第１図と第２図のＰし八に
おいて消費される電力の解析を示す図である。 第３図は、第２八図ないし第３Ｃ図のつながりを示す図
である。 （４）　明ｌｌＩ書第４５頁第１２行〜１４行を下記の
文章に補正する。 記 第７Ａ−１図と第７Ａ−２図は、本発明のもう１つの実
施例の回路の詳細を示す部分図である。 第７図は、第７Ａ−１図と第７八−２図のつながりを示
す図である。 第７Ｂ図は、第７Δ−１図と第７Ａ−２図で示された回
路において消費される電力の解析を示す図である。 以上

Claims (1)

1. 【特許請求の範囲】 （１）　次のものを含むロジック配列。 それぞれのロジック入力信号を受取るための複数のゲー
   トされる電流源手段。前記ゲートされる電流源手段の各
   々は回春電体のそれぞれのペアに接続されて、受取った
   入力信号の状態を示すために前記ペアの１つの列Ｓ電体
   または他方の回春電体へ電流を送るための手段を含む。 前記回春電体のいずれかから選択的に電流を受取るよう
   に接続されているコラム導電体、。 電流が前記コラム導電体の各々に受取られると。 きを示すそれぞれのＮＡＮＤ信号を発生するための手段
   。 それぞれ前記ＮＡＮＤ信号を受取るように接続されて、
   その受取った信号が予め決められた状態のときにそれぞ
   れ付加的な列ｓ？Ｉ休へ電流を送るイ４加的な電流源手
   段。 前記付加的な列Ｓ電体から選択的に電流を受取るように
   接続されている付加的なコラムＳ電体。 電流が受取られたときを示すそれぞれの出力ＮＡＮＤ信
   号を発生するために前記付加的なコラム導電体に接続さ
   れている出力手段。 （２）　列Ｓ電体の１つのペアに電流を送る各ゲートさ
   れる電流源手段が一定の電流を通すための手段を含み、
   その一定の電流は前記ペアの前記１つの回春電体または
   前記他方の回春電体のいずれが電流を受取るかを選択す
   るための第１と第２の抵抗体手段をそれぞれ通るすべて
   の前記コラムＳ電体中の全電流より小さいことを特徴と
   する特許請求の範囲第１項記載のロジック配列。 （３）　前記第１と第２の抵抗体手段を通る前記電流が
   前記全コラム導電体電流の半分より小さいことを特徴と
   する特許請求の範囲第２項記載のロジック配列。 （４）　前記ゲートされる電流源手段がそこを流れる前
   記一定の電流の大きさを円節するもう１つの抵抗手段を
   含み、ＮＡＮＤ信号を発生するための前記手段がそれぞ
   れのコラム導電体中の電流の大きさを調節するための前
   記もう１つの抵抗体手段と同じオーダの大きさである抵
   抗体手段を含むことを特徴とする特許請求の範囲第２項
   記載のロジック配列。 （５）　前記ＮＡＮＤ信号を受取る前記付加的な電流源
   手段の数がＹであり、前記出力ＮＡＮＤ信号を発生する
   前記出力手段の数が７であり、その中のトランジスタと
   ダイオードの全数がそれぞれ４Ｙ＋ＺとＹＺより大きく
   なく、Ｙと７は整数であることを特徴とする特許請求の
   箱ｖＪ１第１７７’を記載のロジック配列。 （６）　前記配列が単一の半導体上に集積されて、前記
   ダイオードの各々によって占められるチップ面積が前記
   トランジスタの各々によって占められるチップ面積の半
   分以下であることを特徴とする特許請求の範囲第５項記
   載のロジック配列。 く７）　次のものを含むロジック配列。 それぞれのロジ多り入力信号を受取ってその受取った入
   力信号の状態を示すために、それぞれのペアの１つの回
   春電体または他方の列Ｓ電体へ電流を送るための複数の
   ゲートされる電流源手段。 選択された回春電体から電流を受取るように接続されて
   いる複数のコラム導電体。 電流がコラムＳ電体によつ（受取られるときを示す信号
   を発生するための手段。 前記電流が送られるべき前記ペアの回春電体を選択する
   ためのそれぞれの抵抗手段を通る前記コラム導電体の１
   べてにおける全電流より小さい一定の電流を通ずための
   手段を含む各ゲートされる電流源手段。 （８）　前記抵抗体手段を通る前記電流が前記全電流の
   半分以下であることを特徴とする特許請求の範囲第７項
   記載のロジック配列。 （９前記ゲートされた電流源手段がそこを流れる前記一
   定の電流の大きさを調節するためのもう１つの抵抗手段
   を含み、ＮＡＮＤ信号を発生するための前記手段がそれ
   ぞれのコラム８７１体中の電流の大きさを制卸するため
   の前記もう１つの抵抗体手段と同じオーダの大きさの抵
   抗体手段を含むことを特徴とする特許請求の範囲第８項
   記載のロジック配列。 （１０）　次のものを含むロジック配】］。 それぞれのロジック入力信号を受取って、その受取られ
   た入力信号が予め決められた状態であるときに、それぞ
   れの回春電体へ電流を送るためのＹ個のゲートされるＭ
   流源手段。 それぞれのスイツヂング手段を介して＃配列導電体から
   電流を選択的に受取るように接続されている７個のコラ
   ム導電体。 電流がコラム導電体に受取られるときを示すそれぞれの
   ＮＡＮＤ出力信号を発生するための手段。 前記配列におけるトランジスタとダイオードの全数はそ
   れぞれ４Ｙ＋ＺとＹＺより大き（なく、Ｙと７は整数で
   ある。 （１１）　前記配列が単一の半導体チップに集積されて
   おり、前記ダイオードの各々によって占められるチップ
   面積が前記トランジスタの各々によって占められるチッ
   プ面積の半分以下であることを特徴とする特許請求の範
   囲第１０項記載のロジック配列。 （１２）　前記トランジスタがバイポーラ・トランジス
   タであり、前記ダイオードがショットキ・ダイオードで
   あることを特徴とする特許請求の範囲第１１項記載ロジ
   ック配列。 （１３）　各ゲートされる電流源手段は、前記回春電体
   がそこから電流を受取るべきか否かを選択するためにそ
   れぞれ第１と第２の抵抗体手段を通る前記コラムＳ電体
   の全体における全電流より小さい電流を通す手段を含む
   ことを特徴とする特許請求の範囲第１２項記載のロジッ
   ク配列。