JPS5913332A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS5913332A JPS5913332A JP57121726A JP12172682A JPS5913332A JP S5913332 A JPS5913332 A JP S5913332A JP 57121726 A JP57121726 A JP 57121726A JP 12172682 A JP12172682 A JP 12172682A JP S5913332 A JPS5913332 A JP S5913332A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置に関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to a semiconductor device.
従来、パッシベーション膜としてP2O膜を使用した半
導体装置が使用されている。この半導体装置は第1図に
示す如き構造を有している。Conventionally, semiconductor devices using a P2O film as a passivation film have been used. This semiconductor device has a structure as shown in FIG.
図中1は、所望の素子を形成した半導体基板であり、2
は基板1の表面に形成したアルミニウム等からなる配線
である。このように素子及び配線2を形成した基板1か
らなる半導体ペレット3の表面には、PSGSiO2成
されている。In the figure, 1 is a semiconductor substrate on which desired elements are formed, and 2
is a wiring made of aluminum or the like formed on the surface of the substrate 1. The surface of the semiconductor pellet 3 made of the substrate 1 on which the elements and wiring 2 are formed is made of PSGSiO2.
PSGSiO2成は、配線2形成後の基板1をC,V、
D、(Chemical Vapon Deposl
tlon)装置内に設置し、300〜500℃に加熱し
た後、リン濃度が1.0〜1.5X10 cm にな
るよう反応ガス(s*n4− PH,−02)の半量を
設定して供給し、厚さが1.0〜1.5μmに達するま
で気相成長処理を施すことにより行っている。このよう
にノやッシペーション膜としてPSGSiO2する半導
体装置1は、PSGSiO2成が300〜500℃の比
較的低温で容易に可能であり、電気的にも安定しており
、しかも、PSG4にはNaに対するゲッタリング性が
ある等の長所を有している。しかしながら、PSGSi
O2湿性を有しているため、PSG膜4中のP2O5が
リン醗として溶出し、P2O5が偏出したところにピン
ホールができ、配線2の腐食を引き起こす。その結果、
耐環境性が悪いOまだ、パッシベーション膜としてプラ
ズマシリコン窒化膜(以下、P−8IN@と記す。)を
使用した半導体装置がある。P−8iN膜の形成は、先
ず、所望の素子及び配線を形成した半導体基板をプラズ
マCVD装置丙に設置し、0.5〜2,0Torrに減
圧した後150〜400℃の温度に加熱する。For PSGSiO2 formation, the substrate 1 after the wiring 2 is formed is coated with C, V,
D, (Chemical Vapon Deposl)
After installing the reactor gas (s*n4-PH, -02) in the device and heating it to 300-500℃, half the amount of reaction gas (s*n4-PH,-02) is supplied so that the phosphorus concentration is 1.0-1.5X10 cm. However, a vapor phase growth process is performed until the thickness reaches 1.0 to 1.5 μm. In this way, the semiconductor device 1 using PSGSiO2 as a diffusion film can easily form PSGSiO2 at a relatively low temperature of 300 to 500°C, is electrically stable, and has a getter for Na in PSG4. It has advantages such as ring-like properties. However, PSGSi
Since it has O2 moisture, P2O5 in the PSG film 4 is eluted as phosphorus, pinholes are formed where P2O5 is concentrated, and the wiring 2 is corroded. the result,
However, there are semiconductor devices that use a plasma silicon nitride film (hereinafter referred to as P-8IN@) as a passivation film. To form a P-8iN film, first, a semiconductor substrate on which desired elements and wiring have been formed is placed in a plasma CVD apparatus C, the pressure is reduced to 0.5 to 2.0 Torr, and then heated to a temperature of 150 to 400°C.
次い、′C1反応ガスとして5IH4−NH3を供給し
、高周波をかけて反応ガスをプラズマ化してこれを1.
0〜1.5μmの厚さまで堆積することにより行う。Next, 5IH4-NH3 is supplied as the 'C1 reaction gas, and high frequency is applied to turn the reaction gas into plasma to transform it into 1.
This is done by depositing to a thickness of 0 to 1.5 μm.
このようなP−8iN膜を有する半導体装置は、250
〜400.tl:の比較的低温でP−81N膜を形成で
き、アルカリイオンの阻止特性にも優れ、吸湿性もない
。しかしながら、P−8IN膜が帯電し易いため、低電
流動作特性が悪い欠点がある。A semiconductor device having such a P-8iN film has a thickness of 250
~400. A P-81N film can be formed at a relatively low temperature of tl:, has excellent alkali ion blocking properties, and is not hygroscopic. However, since the P-8IN film is easily charged, it has a drawback of poor low current operation characteristics.
本発明は、電気的に安定であり、かつ、耐湿性、耐アル
カリイオン特性に優れた半導体装置を提供することをそ
の目的とするものである。An object of the present invention is to provide a semiconductor device that is electrically stable and has excellent moisture resistance and alkali ion resistance.
本発明は、半導体ペレットの表面に非金属及び半金属を
除いた金属からなる被膜を被包することにより、電気的
に安定であり、しかも、耐湿性、耐アルカリイオン特性
を向上させた半導体装置である。The present invention provides a semiconductor device which is electrically stable and has improved moisture resistance and alkali ion resistance by coating the surface of a semiconductor pellet with a film made of a metal other than nonmetals and semimetals. It is.
以下、本発明の実施例について説明する。 Examples of the present invention will be described below.
第2図は、本発明の一実施例の断面図である◎図中10
は、所望の素子を形成した半導体基板である。半導体基
板10上には、アルミニウム等からなる所定パターンの
配線層11が形成されている。配線層11及び半導体基
板10上には、リンケイ酸化ガラスからなるPSG膜1
2が形成されている。PSG膜12には、配線層11に
通じるコンタクトホール13が形成されている。PSG
膜1膜上2上、配線層11に形成されたコンタクトホー
ル13と連通しする室14を有する被膜15が形成され
ている。被膜15は、窒素等の非金属やヒ素等の半金属
を除いたニッケル等の金属で形成されている。Figure 2 is a cross-sectional view of one embodiment of the present invention.
is a semiconductor substrate on which desired elements are formed. On the semiconductor substrate 10, a wiring layer 11 of a predetermined pattern made of aluminum or the like is formed. On the wiring layer 11 and the semiconductor substrate 10, a PSG film 1 made of phosphorus silicate glass is disposed.
2 is formed. A contact hole 13 communicating with the wiring layer 11 is formed in the PSG film 12 . P.S.G.
A film 15 having a chamber 14 communicating with a contact hole 13 formed in the wiring layer 11 is formed on the film 1 and the film 2 . The coating 15 is made of a metal such as nickel, excluding a nonmetal such as nitrogen or a semimetal such as arsenic.
このように構成された半導体装置Uは、例えば次のよう
にして製造することができる。先ず、第3図(2)に示
す如く、所望の素子を形成した半導体基板10上に純ア
ルミニウム等からなる配線層11を形成する。次いで、
素子及び配線層11を形成してなるこの半導体ペレット
をC,’V、D、装を内に:fffJl、!J > m
度カ0.5 X 102!ffi’、生tm[14o
oc、圧jJ 760 Torr 、処理時間25分の
条件で半導体基板10及び配線′11上にリンケイ酸化
ガラスからなるPSG膜12を1.0μm形成する。次
いで、PSG膜1膜上2上定ツヤターンの7オトレジス
ト膜16を形成し、これをマスクにしてフッ化アンモニ
ウム系エツチング液(洲、F:CH3CO0H=2 :
L体積比)によりエツチング処理を施し、配線層11
に通じるコンタクトホール13を開口する。次いで、同
図(B)に示す如く、フォトレジスト膜16を除去後、
新しくホトレジストをスピンフート法に193.04m
の厚で露出した配線1ノ上及びPSG膜1膜上2上tt
し、コンタクトホール13の部分にだけ残存したレジス
ト膜17となるようにパターニングを施す。次いで、同
図(Qに示す如く、レジスト膜17をマスクにして真空
蒸着法によりPSG膜1膜上2上さ2.0#mのニッケ
ルからなる被膜15を形成する。蒸着装置としては、電
子ビーム式のものを使用し、蒸着条件は蒸着前の初期真
空度1゜0XIOTorr、蒸着時の真空度3、OX
10” Torr、膜成長速度500 ”/mtnで蒸
着時間が40分とした。然る後、有機系のレジスト剥離
績にてコンタクトホール13上に形成されたレジスト膜
17を除去すると共に、レジスト−17上の被膜16を
リフトオフした後、水洗、乾燥して第′2図に示す如き
半導体装置り互を得 ゛る。The semiconductor device U configured as described above can be manufactured, for example, as follows. First, as shown in FIG. 3(2), a wiring layer 11 made of pure aluminum or the like is formed on a semiconductor substrate 10 on which desired elements are formed. Then,
This semiconductor pellet on which the element and wiring layer 11 are formed is C, 'V, D, and the packaging is inside: fffJl,! J>m
Power 0.5 x 102! ffi', raw tm[14o
A PSG film 12 made of phosphorus silicate glass is formed to a thickness of 1.0 μm on the semiconductor substrate 10 and wiring '11 under the following conditions: oc, pressure jJ 760 Torr, and processing time 25 minutes. Next, a photoresist film 16 with a predetermined gloss is formed on the PSG film 1, and using this as a mask, ammonium fluoride etching solution (F:CH3CO0H=2:
The wiring layer 11 is etched according to the L volume ratio).
A contact hole 13 communicating with is opened. Next, as shown in FIG. 3B, after removing the photoresist film 16,
193.04m of new photoresist using spin foot method
tt on the exposed wiring 1 and on the PSG film 1 and 2 with a thickness of
Then, patterning is performed so that the resist film 17 remains only in the contact hole 13 portion. Next, as shown in FIG. A beam type was used, and the evaporation conditions were an initial vacuum level of 1°0XIO Torr before evaporation, and a vacuum level of 3, OX during evaporation.
The deposition time was 40 minutes at 10" Torr and a film growth rate of 500"/mtn. Thereafter, the resist film 17 formed on the contact hole 13 was removed using an organic resist stripping method, and the film 16 on the resist 17 was lifted off, washed with water, and dried to form the structure shown in FIG. A semiconductor device as shown is obtained.
このように構成された半導体装置L」の効果を確認する
ため、実施例の半導体装置L1の100個について配線
腐食評価試験を行ったところ第6図に特性線(1)にて
示す結果を得た。また、アルカリイオン(特にNa
)による電流増幅率の劣化試験を行ったところ第7図に
特性11!+(1)にて示す結果を得た。これらの信頼
性試験を行うためアルミニウムからなる配線層11を、
第8図に示す如く、幅8μm、全長4.0μm1厚さ1
.0μmにして10μmの間隔で半導体基板1o上に2
本形威した。また、アルカリイオン阻止性を電流増幅率
(bym)の変化により評価するために、半導体基板1
0にNPN型バイポーラトランジスタを2個形成した。In order to confirm the effect of the semiconductor device L1 configured in this way, a wiring corrosion evaluation test was conducted on 100 semiconductor devices L1 of the example, and the results shown by the characteristic line (1) in FIG. 6 were obtained. Ta. In addition, alkali ions (especially Na
), we conducted a current amplification factor deterioration test, and Figure 7 shows the characteristic 11! The results shown in +(1) were obtained. In order to conduct these reliability tests, the wiring layer 11 made of aluminum was
As shown in Figure 8, the width is 8 μm, the total length is 4.0 μm, the thickness is 1
.. 0 μm and 2 layers on the semiconductor substrate 1o at intervals of 10 μm.
The main form was powerful. In addition, in order to evaluate the alkali ion blocking property by changing the current amplification factor (bym), the semiconductor substrate 1
Two NPN type bipolar transistors were formed on the substrate 0.
なお、半導体装置20は、フェノール系樹脂からなるt
J?ッケージで封止されている。また、腐食J・P価試
験は、飽和水蒸気中放置試験(以下、P、 C,T、試
験と記す。)を2.5気圧水蒸気中で20時間連続して
行い、次にバイアス温度試験(B、T、試験)を85℃
、印加電圧15Vの条件下で20時間行った後測定した
。Note that the semiconductor device 20 is made of phenolic resin.
J? sealed in a package. In addition, for the corrosion J/P value test, a saturated steam exposure test (hereinafter referred to as P, C, T test) was conducted continuously for 20 hours in 2.5 atmospheres of steam, and then a bias temperature test ( B, T, test) at 85℃
The measurement was carried out under the condition of an applied voltage of 15 V for 20 hours.
この一連の測定の過程を1サイクルとし、サイクル数に
対する腐食による累積不良発生率の特性から耐腐食性を
評価した。また、アルカリイオンによる電流増幅率の劣
化試験は、温度125℃・0、印加電圧15Vの条件下
で行った。The process of this series of measurements was defined as one cycle, and the corrosion resistance was evaluated from the characteristic of the cumulative failure rate due to corrosion with respect to the number of cycles. Further, the current amplification factor deterioration test due to alkali ions was conducted under the conditions of a temperature of 125°C.0 and an applied voltage of 15V.
次に、本発明の他の実施例について説明する。Next, other embodiments of the present invention will be described.
第4図は、本発明の他の実施例の断面図である。図中3
0は、所望の素子を形成した半導体基板であり八その表
面には、アルミニウム等からなる所定i9ターンの配線
層31が形成されている。配線層3ノ及び半導体基板3
o上には、リンケイ酸化ガラスからなるPSG膜3膜上
2成されている。PSG膜3膜上2、配線層31に通じ
るコンタクトホール33が形成されている。FIG. 4 is a sectional view of another embodiment of the invention. 3 in the diagram
0 is a semiconductor substrate on which desired elements are formed, and a wiring layer 31 of predetermined i9 turns made of aluminum or the like is formed on its surface. Wiring layer 3 and semiconductor substrate 3
Three PSG films made of phosphorus silicate glass are formed on top of the three films. A contact hole 33 communicating with the wiring layer 31 is formed on the PSG film 3 2 .
PSG 膜32上には、コンタクトホール33と連通す
る窓34を有するアルミニウム等からなる被膜35が形
成されている。被膜35及び窓34の表面には、酸化ア
ルミニウム被膜等からなる金属化合物層36が形成され
ている。A coating 35 made of aluminum or the like and having a window 34 communicating with the contact hole 33 is formed on the PSG film 32 . A metal compound layer 36 made of an aluminum oxide film or the like is formed on the surface of the film 35 and the window 34 .
このように構成された半導体装置L!によれば、例えば
次のようにして製造することができる。先ず、第5図(
ト)に示す如く、所望の素子を形成した半導体基板3o
上に純アル、1ニウム等からなる配線層31を形成する
。次いで、素子及び配線層31を形成してなる半導体ペ
レットの表面に、C,V、D、法により実施例のものと
同様の条件下で、リンケイ酸化ガラスからなるPSG膜
3膜上2さ1.0μm形成する。次いで、これを真空蒸
着装置内に設置し、PSG膜3膜上2面に厚さ2.1#
Iの純アルミニウムからなる被膜35を形成した。真空
蒸着装置は、電子ビーム式のものを使用した。蒸着条件
は、蒸着前の初期真空度1.OX 10 Torr、
蒸着時の真空度3.OX 10−’Torrとし、膜成
長速度2500”/H1□、蒸着処理時間約8分30秒
とした。次いで、同図(B)に示す如く、被膜35上に
7オトレジスト膜、95JLを形成し、アルミニウムエ
ツチング液(リン酸:酢酸;硝酸:純水= 76:15
:3:5、体積比)にてエツチング処理を施し、被膜3
5に窓34を開口する。次いで、同図(Qに示す如く、
フォトレジスト膜35ILt−剥離した後、促進クロム
酸化法(5チクロム酸溶液、電流密度0・15 A/、
2 、電圧40v1液温35℃、処理時間約2分)にて
酸化処理を施し、金属膜35の表面に酸化アルミニウム
被膜からなる金属化合物層36を形成する。Semiconductor device L configured in this way! According to, for example, it can be manufactured as follows. First, Figure 5 (
As shown in (g), a semiconductor substrate 3o on which desired elements are formed.
A wiring layer 31 made of pure Al, 1N, etc. is formed thereon. Next, the surface of the semiconductor pellet on which the element and wiring layer 31 have been formed is coated with the PSG film 3 made of phosphorus silicate glass using the C, V, D method under the same conditions as in the example. .0μm is formed. Next, this was placed in a vacuum evaporation device, and a layer of 2.1# thick was deposited on the top two surfaces of the three PSG films.
A coating 35 made of pure aluminum of I was formed. An electron beam type vacuum evaporation device was used. The vapor deposition conditions were an initial vacuum level of 1. OX 10 Torr,
Vacuum degree during vapor deposition 3. OX 10-'Torr, film growth rate 2500''/H1□, and vapor deposition time approximately 8 minutes and 30 seconds.Next, as shown in FIG. , aluminum etching solution (phosphoric acid: acetic acid; nitric acid: pure water = 76:15
:3:5, volume ratio) to form a film 3.
5, the window 34 is opened. Next, in the same figure (as shown in Q,
After peeling off the photoresist film 35ILt, accelerated chromium oxidation method (5 thichromic acid solution, current density 0.15 A/,
2. An oxidation treatment is performed at a voltage of 40 V, a liquid temperature of 35° C., and a treatment time of about 2 minutes) to form a metal compound layer 36 made of an aluminum oxide film on the surface of the metal film 35.
然る後、これに水洗処理を施し、金属化合物層36及び
被膜35をマスクとしてRIB法(CF4: H2=
20 SCCM : 10 SCCM 、出力350W
、 :r−、y チング率550X/m1n)にてPS
G膜3膜上2線層31に通じるコンタクトホール33を
開口し、第4図に示す如き半導体装置40を得る。Thereafter, this was washed with water, and RIB method (CF4: H2=
20 SCCM: 10 SCCM, output 350W
, :r-,y PS at a switching rate of 550X/m1n)
A contact hole 33 communicating with the two-line layer 31 is opened on the G film 3 to obtain a semiconductor device 40 as shown in FIG.
この半導体装置40の効果を確認するため、前述と同様
の条件で信頼性試験を行ったところ、腐食評価試験の結
果として第6図にて示す曲線(II)を得た。また、ア
ルカリイオンによる電流増幅率の劣化試験の結果として
第7図にて示す曲M (n/を得た。In order to confirm the effectiveness of this semiconductor device 40, a reliability test was conducted under the same conditions as described above, and a curve (II) shown in FIG. 6 was obtained as a result of the corrosion evaluation test. In addition, as a result of a deterioration test of the current amplification factor due to alkali ions, a song M (n/) shown in FIG. 7 was obtained.
実施例と比較するために、パッシベーション膜としてP
SG膜を有する従来の半導体装置(比較例1)と、パッ
シベーション膜としてP−8iN膜を有する従来の牛導
年装W(比較例2)について同様の信頼性試験を行った
ところ、前者については第6図中曲線■、第7図中曲線
mlにて示す結果を得、後者については第6図中曲線(
財)、第7図中曲線4にて示す結果を得た。For comparison with Examples, P was used as the passivation film.
Similar reliability tests were conducted on a conventional semiconductor device having an SG film (Comparative Example 1) and a conventional Gyudou Nenso W having a P-8iN film as a passivation film (Comparative Example 2). The results shown by the curve ■ in Figure 6 and the curve ml in Figure 7 were obtained, and for the latter, the curve (
), the results shown in curve 4 in Figure 7 were obtained.
第6図に示す結果から明らかなように、実施例の半導体
装置20 40では、両者とも41サイクルを経過後も
腐食の発生は見られない。しかし、比較例10半導体装
置では5サイクルのところから腐食の発生が見られ、比
較例2の半導体装置では15サイクルのところから腐食
が発生していることが判る。つまり、実施例の半導体装
置20LJLは、比較例1,2に示すものに比べて遥か
に耐湿性が優れていることが判る。As is clear from the results shown in FIG. 6, no corrosion was observed in both of the semiconductor devices 20 and 40 of the example even after 41 cycles. However, in the semiconductor device of Comparative Example 10, corrosion was observed from the 5th cycle, and in the semiconductor device of Comparative Example 2, corrosion was found to occur from the 15th cycle. In other words, it can be seen that the semiconductor device 20LJL of the example has much better moisture resistance than those shown in Comparative Examples 1 and 2.
また、第7図に示す結果から明らかなように、実施例の
半導体装置1f工1では、、BT100時間後における
初期電流増幅率(hyx)に対する変化の割合は、98
〜99チであり、比較例1の半導体装置では76チ、’
比較例の半導体装置では90チであることから、実施例
の半導体装置1Muは、アルカリイオンの阻止特性に極
めて優れていることが判る。また、実施例の半導体装置
ujuは、耐湿性、アルカリイオンの阻止特性に優れて
いるこ゛とから、信頼性の高イノ!ッシベーシ、ン作用
を有していることが判る。Further, as is clear from the results shown in FIG. 7, in the semiconductor device 1f process 1 of the example, the rate of change with respect to the initial current amplification factor (hyx) after 100 hours of BT was 98
~99 inches, and in the semiconductor device of Comparative Example 1, it was 76 inches,'
Since the semiconductor device of the comparative example has a resistance of 90 cm, it can be seen that the semiconductor device 1Mu of the example has extremely excellent alkali ion blocking properties. In addition, the semiconductor device uju of the example has excellent moisture resistance and alkali ion blocking properties, making it a highly reliable innovator! It can be seen that it has a basic effect.
また、実施例の半導体装置1fiuは、表面が少なくと
も被膜16.35にて覆れているので電位を接地レベル
にして、静電じゃへい、磁気じゃへい、電磁じやへい効
果を有するものである。Further, since the surface of the semiconductor device 1fiu of the embodiment is covered with at least the film 16.35, the potential is set to the ground level, and it has electrostatic, magnetic, and electromagnetic shielding effects. .
因に、実施例の半導体装置L1では、200MHz以上
で電磁じゃへい効果が現われることが実験的に確認され
た。また、実施例の半導体装置uJLlでは、耐放射線
性、特にα線耐性に優れていることが実験的に確認され
た。Incidentally, in the semiconductor device L1 of the example, it was experimentally confirmed that an electromagnetic interference effect appears at frequencies of 200 MHz or higher. Further, it was experimentally confirmed that the semiconductor device uJLl of the example has excellent radiation resistance, particularly α-ray resistance.
以上説明した如く本発明に係る半導体装置によれば、電
気的に安走であり、かつ、耐湿性、耐アルカリイオン特
性を向上させることができる等顕著な効果を有するもの
である。As explained above, the semiconductor device according to the present invention is electrically stable and has remarkable effects such as being able to improve moisture resistance and alkali ion resistance.
it’s 1図は、従来の半導体装置の断面図、第2図
は、本発明の一実施例の断面図、第3図に)乃至同図(
C’lは、同実施例の半導体装置の製造方法を工程順に
示す説明図、第4図は、本発明の他の実施例の断面図、
第5図に)乃至同図(Qは、同化の実施例の半導体装置
の製造方法を工程順に示す説明図、第6図は、累積不良
発生率とサイクル数との関係を示す特性図、第7図は、
電流増幅率の変化割合とBT処理時間の関係を示す特性
図、第8図は、信頼性試験に用I/)た配線層のパター
ンの平面図である。
1o、so・・・半導体基板、11.31・・・6己線
層、12.32・・・P8G膜、13.33・・・コン
タクトホール、14.34・・・窓、15y35・・・
被膜、36・・・金属化合物層、Ll、Lj・・・!1
へ導体装置It's Fig. 1 is a cross-sectional view of a conventional semiconductor device, Fig. 2 is a cross-sectional view of an embodiment of the present invention, and Fig. 3) to (
C'l is an explanatory diagram showing the manufacturing method of the semiconductor device according to the same embodiment in order of steps, and FIG. 4 is a cross-sectional view of another embodiment of the present invention.
5) to the same figure (Q is an explanatory diagram showing the process order of the semiconductor device manufacturing method of the assimilation example, FIG. 6 is a characteristic diagram showing the relationship between the cumulative failure rate and the number of cycles, Figure 7 is
FIG. 8, which is a characteristic diagram showing the relationship between the rate of change in current amplification factor and the BT processing time, is a plan view of the pattern of the wiring layer used for the reliability test. 1o, so... Semiconductor substrate, 11.31... 6 self-line layer, 12.32... P8G film, 13.33... Contact hole, 14.34... Window, 15y35...
Coating, 36...metal compound layer, Ll, Lj...! 1
conductor device
Claims (2)
金属及び半金属を除いた金属からなる被膜で被包してな
ることを特徴とする半導体装置0(1) Semiconductor device 0 characterized in that the surface of a semiconductor pellet on which a predetermined element is formed is covered with a film made of metal excluding nonmetals and semimetals.
求の範囲第1項記載の半導体装置。(2) The semiconductor device according to claim 1, wherein a metal compound layer is formed on the metal film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121726A JPS5913332A (en) | 1982-07-13 | 1982-07-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121726A JPS5913332A (en) | 1982-07-13 | 1982-07-13 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5913332A true JPS5913332A (en) | 1984-01-24 |
Family
ID=14818354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121726A Pending JPS5913332A (en) | 1982-07-13 | 1982-07-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913332A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156819A (en) * | 1985-12-28 | 1987-07-11 | Nec Corp | Semiconductor device |
-
1982
- 1982-07-13 JP JP57121726A patent/JPS5913332A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156819A (en) * | 1985-12-28 | 1987-07-11 | Nec Corp | Semiconductor device |
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