JPS5913332A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5913332A JPS5913332A JP57121726A JP12172682A JPS5913332A JP S5913332 A JPS5913332 A JP S5913332A JP 57121726 A JP57121726 A JP 57121726A JP 12172682 A JP12172682 A JP 12172682A JP S5913332 A JPS5913332 A JP S5913332A
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- film
- semiconductor device
- semiconductor
- wiring layer
- wiring
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関する。
従来、パッシベーション膜としてＰ２Ｏ膜を使用した半
導体装置が使用されている。この半導体装置は第１図に
示す如き構造を有している。
導体装置が使用されている。この半導体装置は第１図に
示す如き構造を有している。
図中１は、所望の素子を形成した半導体基板であり、２
は基板１の表面に形成したアルミニウム等からなる配線
である。このように素子及び配線２を形成した基板１か
らなる半導体ペレット３の表面には、ＰＳＧＳｉＯ２成
されている。
は基板１の表面に形成したアルミニウム等からなる配線
である。このように素子及び配線２を形成した基板１か
らなる半導体ペレット３の表面には、ＰＳＧＳｉＯ２成
されている。
ＰＳＧＳｉＯ２成は、配線２形成後の基板１をＣ，Ｖ、
Ｄ、（Ｃｈｅｍｉｃａｌ Ｖａｐｏｎ Ｄｅｐｏｓｌ
ｔｌｏｎ）装置内に設置し、３００〜５００℃に加熱し
た後、リン濃度が１．０〜１．５Ｘ１０ ｃｍ にな
るよう反応ガス（ｓ＊ｎ４− ＰＨ，−０２）の半量を
設定して供給し、厚さが１．０〜１．５μｍに達するま
で気相成長処理を施すことにより行っている。このよう
にノやッシペーション膜としてＰＳＧＳｉＯ２する半導
体装置１は、ＰＳＧＳｉＯ２成が３００〜５００℃の比
較的低温で容易に可能であり、電気的にも安定しており
、しかも、ＰＳＧ４にはＮａに対するゲッタリング性が
ある等の長所を有している。しかしながら、ＰＳＧＳｉ
Ｏ２湿性を有しているため、ＰＳＧ膜４中のＰ２Ｏ５が
リン醗として溶出し、Ｐ２Ｏ５が偏出したところにピン
ホールができ、配線２の腐食を引き起こす。その結果、
耐環境性が悪いＯまだ、パッシベーション膜としてプラ
ズマシリコン窒化膜（以下、Ｐ−８ＩＮ＠と記す。）を
使用した半導体装置がある。Ｐ−８ｉＮ膜の形成は、先
ず、所望の素子及び配線を形成した半導体基板をプラズ
マＣＶＤ装置丙に設置し、０．５〜２，０Ｔｏｒｒに減
圧した後１５０〜４００℃の温度に加熱する。
Ｄ、（Ｃｈｅｍｉｃａｌ Ｖａｐｏｎ Ｄｅｐｏｓｌ
ｔｌｏｎ）装置内に設置し、３００〜５００℃に加熱し
た後、リン濃度が１．０〜１．５Ｘ１０ ｃｍ にな
るよう反応ガス（ｓ＊ｎ４− ＰＨ，−０２）の半量を
設定して供給し、厚さが１．０〜１．５μｍに達するま
で気相成長処理を施すことにより行っている。このよう
にノやッシペーション膜としてＰＳＧＳｉＯ２する半導
体装置１は、ＰＳＧＳｉＯ２成が３００〜５００℃の比
較的低温で容易に可能であり、電気的にも安定しており
、しかも、ＰＳＧ４にはＮａに対するゲッタリング性が
ある等の長所を有している。しかしながら、ＰＳＧＳｉ
Ｏ２湿性を有しているため、ＰＳＧ膜４中のＰ２Ｏ５が
リン醗として溶出し、Ｐ２Ｏ５が偏出したところにピン
ホールができ、配線２の腐食を引き起こす。その結果、
耐環境性が悪いＯまだ、パッシベーション膜としてプラ
ズマシリコン窒化膜（以下、Ｐ−８ＩＮ＠と記す。）を
使用した半導体装置がある。Ｐ−８ｉＮ膜の形成は、先
ず、所望の素子及び配線を形成した半導体基板をプラズ
マＣＶＤ装置丙に設置し、０．５〜２，０Ｔｏｒｒに減
圧した後１５０〜４００℃の温度に加熱する。
次い、′Ｃ１反応ガスとして５ＩＨ４−ＮＨ３を供給し
、高周波をかけて反応ガスをプラズマ化してこれを１．
０〜１．５μｍの厚さまで堆積することにより行う。
、高周波をかけて反応ガスをプラズマ化してこれを１．
０〜１．５μｍの厚さまで堆積することにより行う。
このようなＰ−８ｉＮ膜を有する半導体装置は、２５０
〜４００．ｔｌ：の比較的低温でＰ−８１Ｎ膜を形成で
き、アルカリイオンの阻止特性にも優れ、吸湿性もない
。しかしながら、Ｐ−８ＩＮ膜が帯電し易いため、低電
流動作特性が悪い欠点がある。
〜４００．ｔｌ：の比較的低温でＰ−８１Ｎ膜を形成で
き、アルカリイオンの阻止特性にも優れ、吸湿性もない
。しかしながら、Ｐ−８ＩＮ膜が帯電し易いため、低電
流動作特性が悪い欠点がある。
本発明は、電気的に安定であり、かつ、耐湿性、耐アル
カリイオン特性に優れた半導体装置を提供することをそ
の目的とするものである。
カリイオン特性に優れた半導体装置を提供することをそ
の目的とするものである。
本発明は、半導体ペレットの表面に非金属及び半金属を
除いた金属からなる被膜を被包することにより、電気的
に安定であり、しかも、耐湿性、耐アルカリイオン特性
を向上させた半導体装置である。
除いた金属からなる被膜を被包することにより、電気的
に安定であり、しかも、耐湿性、耐アルカリイオン特性
を向上させた半導体装置である。
以下、本発明の実施例について説明する。
第２図は、本発明の一実施例の断面図である◎図中１０
は、所望の素子を形成した半導体基板である。半導体基
板１０上には、アルミニウム等からなる所定パターンの
配線層１１が形成されている。配線層１１及び半導体基
板１０上には、リンケイ酸化ガラスからなるＰＳＧ膜１
２が形成されている。ＰＳＧ膜１２には、配線層１１に
通じるコンタクトホール１３が形成されている。ＰＳＧ
膜１膜上２上、配線層１１に形成されたコンタクトホー
ル１３と連通しする室１４を有する被膜１５が形成され
ている。被膜１５は、窒素等の非金属やヒ素等の半金属
を除いたニッケル等の金属で形成されている。
は、所望の素子を形成した半導体基板である。半導体基
板１０上には、アルミニウム等からなる所定パターンの
配線層１１が形成されている。配線層１１及び半導体基
板１０上には、リンケイ酸化ガラスからなるＰＳＧ膜１
２が形成されている。ＰＳＧ膜１２には、配線層１１に
通じるコンタクトホール１３が形成されている。ＰＳＧ
膜１膜上２上、配線層１１に形成されたコンタクトホー
ル１３と連通しする室１４を有する被膜１５が形成され
ている。被膜１５は、窒素等の非金属やヒ素等の半金属
を除いたニッケル等の金属で形成されている。
このように構成された半導体装置Ｕは、例えば次のよう
にして製造することができる。先ず、第３図（２）に示
す如く、所望の素子を形成した半導体基板１０上に純ア
ルミニウム等からなる配線層１１を形成する。次いで、
素子及び配線層１１を形成してなるこの半導体ペレット
をＣ，’Ｖ、Ｄ、装を内に：ｆｆｆＪｌ、！Ｊ ＞ ｍ
度カ０．５ Ｘ １０２！ｆｆｉ’、生ｔｍ［１４ｏ
ｏｃ、圧ｊＪ ７６０ Ｔｏｒｒ 、処理時間２５分の
条件で半導体基板１０及び配線′１１上にリンケイ酸化
ガラスからなるＰＳＧ膜１２を１．０μｍ形成する。次
いで、ＰＳＧ膜１膜上２上定ツヤターンの７オトレジス
ト膜１６を形成し、これをマスクにしてフッ化アンモニ
ウム系エツチング液（洲、Ｆ：ＣＨ３ＣＯ０Ｈ＝２ ：
Ｌ体積比）によりエツチング処理を施し、配線層１１
に通じるコンタクトホール１３を開口する。次いで、同
図（Ｂ）に示す如く、フォトレジスト膜１６を除去後、
新しくホトレジストをスピンフート法に１９３．０４ｍ
の厚で露出した配線１ノ上及びＰＳＧ膜１膜上２上ｔｔ
し、コンタクトホール１３の部分にだけ残存したレジス
ト膜１７となるようにパターニングを施す。次いで、同
図（Ｑに示す如く、レジスト膜１７をマスクにして真空
蒸着法によりＰＳＧ膜１膜上２上さ２．０＃ｍのニッケ
ルからなる被膜１５を形成する。蒸着装置としては、電
子ビーム式のものを使用し、蒸着条件は蒸着前の初期真
空度１゜０ＸＩＯＴｏｒｒ、蒸着時の真空度３、ＯＸ
１０” Ｔｏｒｒ、膜成長速度５００ ”／ｍｔｎで蒸
着時間が４０分とした。然る後、有機系のレジスト剥離
績にてコンタクトホール１３上に形成されたレジスト膜
１７を除去すると共に、レジスト−１７上の被膜１６を
リフトオフした後、水洗、乾燥して第′２図に示す如き
半導体装置り互を得 ゛る。
にして製造することができる。先ず、第３図（２）に示
す如く、所望の素子を形成した半導体基板１０上に純ア
ルミニウム等からなる配線層１１を形成する。次いで、
素子及び配線層１１を形成してなるこの半導体ペレット
をＣ，’Ｖ、Ｄ、装を内に：ｆｆｆＪｌ、！Ｊ ＞ ｍ
度カ０．５ Ｘ １０２！ｆｆｉ’、生ｔｍ［１４ｏ
ｏｃ、圧ｊＪ ７６０ Ｔｏｒｒ 、処理時間２５分の
条件で半導体基板１０及び配線′１１上にリンケイ酸化
ガラスからなるＰＳＧ膜１２を１．０μｍ形成する。次
いで、ＰＳＧ膜１膜上２上定ツヤターンの７オトレジス
ト膜１６を形成し、これをマスクにしてフッ化アンモニ
ウム系エツチング液（洲、Ｆ：ＣＨ３ＣＯ０Ｈ＝２ ：
Ｌ体積比）によりエツチング処理を施し、配線層１１
に通じるコンタクトホール１３を開口する。次いで、同
図（Ｂ）に示す如く、フォトレジスト膜１６を除去後、
新しくホトレジストをスピンフート法に１９３．０４ｍ
の厚で露出した配線１ノ上及びＰＳＧ膜１膜上２上ｔｔ
し、コンタクトホール１３の部分にだけ残存したレジス
ト膜１７となるようにパターニングを施す。次いで、同
図（Ｑに示す如く、レジスト膜１７をマスクにして真空
蒸着法によりＰＳＧ膜１膜上２上さ２．０＃ｍのニッケ
ルからなる被膜１５を形成する。蒸着装置としては、電
子ビーム式のものを使用し、蒸着条件は蒸着前の初期真
空度１゜０ＸＩＯＴｏｒｒ、蒸着時の真空度３、ＯＸ
１０” Ｔｏｒｒ、膜成長速度５００ ”／ｍｔｎで蒸
着時間が４０分とした。然る後、有機系のレジスト剥離
績にてコンタクトホール１３上に形成されたレジスト膜
１７を除去すると共に、レジスト−１７上の被膜１６を
リフトオフした後、水洗、乾燥して第′２図に示す如き
半導体装置り互を得 ゛る。
このように構成された半導体装置Ｌ」の効果を確認する
ため、実施例の半導体装置Ｌ１の１００個について配線
腐食評価試験を行ったところ第６図に特性線（１）にて
示す結果を得た。また、アルカリイオン（特にＮａ
）による電流増幅率の劣化試験を行ったところ第７図に
特性１１！＋（１）にて示す結果を得た。これらの信頼
性試験を行うためアルミニウムからなる配線層１１を、
第８図に示す如く、幅８μｍ、全長４．０μｍ１厚さ１
．０μｍにして１０μｍの間隔で半導体基板１ｏ上に２
本形威した。また、アルカリイオン阻止性を電流増幅率
（ｂｙｍ）の変化により評価するために、半導体基板１
０にＮＰＮ型バイポーラトランジスタを２個形成した。
ため、実施例の半導体装置Ｌ１の１００個について配線
腐食評価試験を行ったところ第６図に特性線（１）にて
示す結果を得た。また、アルカリイオン（特にＮａ
）による電流増幅率の劣化試験を行ったところ第７図に
特性１１！＋（１）にて示す結果を得た。これらの信頼
性試験を行うためアルミニウムからなる配線層１１を、
第８図に示す如く、幅８μｍ、全長４．０μｍ１厚さ１
．０μｍにして１０μｍの間隔で半導体基板１ｏ上に２
本形威した。また、アルカリイオン阻止性を電流増幅率
（ｂｙｍ）の変化により評価するために、半導体基板１
０にＮＰＮ型バイポーラトランジスタを２個形成した。
なお、半導体装置２０は、フェノール系樹脂からなるｔ
Ｊ？ッケージで封止されている。また、腐食Ｊ・Ｐ価試
験は、飽和水蒸気中放置試験（以下、Ｐ、 Ｃ，Ｔ、試
験と記す。）を２．５気圧水蒸気中で２０時間連続して
行い、次にバイアス温度試験（Ｂ、Ｔ、試験）を８５℃
、印加電圧１５Ｖの条件下で２０時間行った後測定した
。
Ｊ？ッケージで封止されている。また、腐食Ｊ・Ｐ価試
験は、飽和水蒸気中放置試験（以下、Ｐ、 Ｃ，Ｔ、試
験と記す。）を２．５気圧水蒸気中で２０時間連続して
行い、次にバイアス温度試験（Ｂ、Ｔ、試験）を８５℃
、印加電圧１５Ｖの条件下で２０時間行った後測定した
。
この一連の測定の過程を１サイクルとし、サイクル数に
対する腐食による累積不良発生率の特性から耐腐食性を
評価した。また、アルカリイオンによる電流増幅率の劣
化試験は、温度１２５℃・０、印加電圧１５Ｖの条件下
で行った。
対する腐食による累積不良発生率の特性から耐腐食性を
評価した。また、アルカリイオンによる電流増幅率の劣
化試験は、温度１２５℃・０、印加電圧１５Ｖの条件下
で行った。
次に、本発明の他の実施例について説明する。
第４図は、本発明の他の実施例の断面図である。図中３
０は、所望の素子を形成した半導体基板であり八その表
面には、アルミニウム等からなる所定ｉ９ターンの配線
層３１が形成されている。配線層３ノ及び半導体基板３
ｏ上には、リンケイ酸化ガラスからなるＰＳＧ膜３膜上
２成されている。ＰＳＧ膜３膜上２、配線層３１に通じ
るコンタクトホール３３が形成されている。
０は、所望の素子を形成した半導体基板であり八その表
面には、アルミニウム等からなる所定ｉ９ターンの配線
層３１が形成されている。配線層３ノ及び半導体基板３
ｏ上には、リンケイ酸化ガラスからなるＰＳＧ膜３膜上
２成されている。ＰＳＧ膜３膜上２、配線層３１に通じ
るコンタクトホール３３が形成されている。
ＰＳＧ 膜３２上には、コンタクトホール３３と連通す
る窓３４を有するアルミニウム等からなる被膜３５が形
成されている。被膜３５及び窓３４の表面には、酸化ア
ルミニウム被膜等からなる金属化合物層３６が形成され
ている。
る窓３４を有するアルミニウム等からなる被膜３５が形
成されている。被膜３５及び窓３４の表面には、酸化ア
ルミニウム被膜等からなる金属化合物層３６が形成され
ている。
このように構成された半導体装置Ｌ！によれば、例えば
次のようにして製造することができる。先ず、第５図（
ト）に示す如く、所望の素子を形成した半導体基板３ｏ
上に純アル、１ニウム等からなる配線層３１を形成する
。次いで、素子及び配線層３１を形成してなる半導体ペ
レットの表面に、Ｃ，Ｖ、Ｄ、法により実施例のものと
同様の条件下で、リンケイ酸化ガラスからなるＰＳＧ膜
３膜上２さ１．０μｍ形成する。次いで、これを真空蒸
着装置内に設置し、ＰＳＧ膜３膜上２面に厚さ２．１＃
Ｉの純アルミニウムからなる被膜３５を形成した。真空
蒸着装置は、電子ビーム式のものを使用した。蒸着条件
は、蒸着前の初期真空度１．ＯＸ １０ Ｔｏｒｒ、
蒸着時の真空度３．ＯＸ １０−’Ｔｏｒｒとし、膜成
長速度２５００”／Ｈ１□、蒸着処理時間約８分３０秒
とした。次いで、同図（Ｂ）に示す如く、被膜３５上に
７オトレジスト膜、９５ＪＬを形成し、アルミニウムエ
ツチング液（リン酸：酢酸；硝酸：純水＝ ７６：１５
：３：５、体積比）にてエツチング処理を施し、被膜３
５に窓３４を開口する。次いで、同図（Ｑに示す如く、
フォトレジスト膜３５ＩＬｔ−剥離した後、促進クロム
酸化法（５チクロム酸溶液、電流密度０・１５ Ａ／、
２ 、電圧４０ｖ１液温３５℃、処理時間約２分）にて
酸化処理を施し、金属膜３５の表面に酸化アルミニウム
被膜からなる金属化合物層３６を形成する。
次のようにして製造することができる。先ず、第５図（
ト）に示す如く、所望の素子を形成した半導体基板３ｏ
上に純アル、１ニウム等からなる配線層３１を形成する
。次いで、素子及び配線層３１を形成してなる半導体ペ
レットの表面に、Ｃ，Ｖ、Ｄ、法により実施例のものと
同様の条件下で、リンケイ酸化ガラスからなるＰＳＧ膜
３膜上２さ１．０μｍ形成する。次いで、これを真空蒸
着装置内に設置し、ＰＳＧ膜３膜上２面に厚さ２．１＃
Ｉの純アルミニウムからなる被膜３５を形成した。真空
蒸着装置は、電子ビーム式のものを使用した。蒸着条件
は、蒸着前の初期真空度１．ＯＸ １０ Ｔｏｒｒ、
蒸着時の真空度３．ＯＸ １０−’Ｔｏｒｒとし、膜成
長速度２５００”／Ｈ１□、蒸着処理時間約８分３０秒
とした。次いで、同図（Ｂ）に示す如く、被膜３５上に
７オトレジスト膜、９５ＪＬを形成し、アルミニウムエ
ツチング液（リン酸：酢酸；硝酸：純水＝ ７６：１５
：３：５、体積比）にてエツチング処理を施し、被膜３
５に窓３４を開口する。次いで、同図（Ｑに示す如く、
フォトレジスト膜３５ＩＬｔ−剥離した後、促進クロム
酸化法（５チクロム酸溶液、電流密度０・１５ Ａ／、
２ 、電圧４０ｖ１液温３５℃、処理時間約２分）にて
酸化処理を施し、金属膜３５の表面に酸化アルミニウム
被膜からなる金属化合物層３６を形成する。
然る後、これに水洗処理を施し、金属化合物層３６及び
被膜３５をマスクとしてＲＩＢ法（ＣＦ４： Ｈ２＝
２０ ＳＣＣＭ ： １０ ＳＣＣＭ 、出力３５０Ｗ
、 ：ｒ−、ｙ チング率５５０Ｘ／ｍ１ｎ）にてＰＳ
Ｇ膜３膜上２線層３１に通じるコンタクトホール３３を
開口し、第４図に示す如き半導体装置４０を得る。
被膜３５をマスクとしてＲＩＢ法（ＣＦ４： Ｈ２＝
２０ ＳＣＣＭ ： １０ ＳＣＣＭ 、出力３５０Ｗ
、 ：ｒ−、ｙ チング率５５０Ｘ／ｍ１ｎ）にてＰＳ
Ｇ膜３膜上２線層３１に通じるコンタクトホール３３を
開口し、第４図に示す如き半導体装置４０を得る。
この半導体装置４０の効果を確認するため、前述と同様
の条件で信頼性試験を行ったところ、腐食評価試験の結
果として第６図にて示す曲線（ＩＩ）を得た。また、ア
ルカリイオンによる電流増幅率の劣化試験の結果として
第７図にて示す曲Ｍ （ｎ／を得た。
の条件で信頼性試験を行ったところ、腐食評価試験の結
果として第６図にて示す曲線（ＩＩ）を得た。また、ア
ルカリイオンによる電流増幅率の劣化試験の結果として
第７図にて示す曲Ｍ （ｎ／を得た。
実施例と比較するために、パッシベーション膜としてＰ
ＳＧ膜を有する従来の半導体装置（比較例１）と、パッ
シベーション膜としてＰ−８ｉＮ膜を有する従来の牛導
年装Ｗ（比較例２）について同様の信頼性試験を行った
ところ、前者については第６図中曲線■、第７図中曲線
ｍｌにて示す結果を得、後者については第６図中曲線（
財）、第７図中曲線４にて示す結果を得た。
ＳＧ膜を有する従来の半導体装置（比較例１）と、パッ
シベーション膜としてＰ−８ｉＮ膜を有する従来の牛導
年装Ｗ（比較例２）について同様の信頼性試験を行った
ところ、前者については第６図中曲線■、第７図中曲線
ｍｌにて示す結果を得、後者については第６図中曲線（
財）、第７図中曲線４にて示す結果を得た。
第６図に示す結果から明らかなように、実施例の半導体
装置２０ ４０では、両者とも４１サイクルを経過後も
腐食の発生は見られない。しかし、比較例１０半導体装
置では５サイクルのところから腐食の発生が見られ、比
較例２の半導体装置では１５サイクルのところから腐食
が発生していることが判る。つまり、実施例の半導体装
置２０ＬＪＬは、比較例１，２に示すものに比べて遥か
に耐湿性が優れていることが判る。
装置２０ ４０では、両者とも４１サイクルを経過後も
腐食の発生は見られない。しかし、比較例１０半導体装
置では５サイクルのところから腐食の発生が見られ、比
較例２の半導体装置では１５サイクルのところから腐食
が発生していることが判る。つまり、実施例の半導体装
置２０ＬＪＬは、比較例１，２に示すものに比べて遥か
に耐湿性が優れていることが判る。
また、第７図に示す結果から明らかなように、実施例の
半導体装置１ｆ工１では、、ＢＴ１００時間後における
初期電流増幅率（ｈｙｘ）に対する変化の割合は、９８
〜９９チであり、比較例１の半導体装置では７６チ、’
比較例の半導体装置では９０チであることから、実施例
の半導体装置１Ｍｕは、アルカリイオンの阻止特性に極
めて優れていることが判る。また、実施例の半導体装置
ｕｊｕは、耐湿性、アルカリイオンの阻止特性に優れて
いるこ゛とから、信頼性の高イノ！ッシベーシ、ン作用
を有していることが判る。
半導体装置１ｆ工１では、、ＢＴ１００時間後における
初期電流増幅率（ｈｙｘ）に対する変化の割合は、９８
〜９９チであり、比較例１の半導体装置では７６チ、’
比較例の半導体装置では９０チであることから、実施例
の半導体装置１Ｍｕは、アルカリイオンの阻止特性に極
めて優れていることが判る。また、実施例の半導体装置
ｕｊｕは、耐湿性、アルカリイオンの阻止特性に優れて
いるこ゛とから、信頼性の高イノ！ッシベーシ、ン作用
を有していることが判る。
また、実施例の半導体装置１ｆｉｕは、表面が少なくと
も被膜１６．３５にて覆れているので電位を接地レベル
にして、静電じゃへい、磁気じゃへい、電磁じやへい効
果を有するものである。
も被膜１６．３５にて覆れているので電位を接地レベル
にして、静電じゃへい、磁気じゃへい、電磁じやへい効
果を有するものである。
因に、実施例の半導体装置Ｌ１では、２００ＭＨｚ以上
で電磁じゃへい効果が現われることが実験的に確認され
た。また、実施例の半導体装置ｕＪＬｌでは、耐放射線
性、特にα線耐性に優れていることが実験的に確認され
た。
で電磁じゃへい効果が現われることが実験的に確認され
た。また、実施例の半導体装置ｕＪＬｌでは、耐放射線
性、特にα線耐性に優れていることが実験的に確認され
た。
以上説明した如く本発明に係る半導体装置によれば、電
気的に安走であり、かつ、耐湿性、耐アルカリイオン特
性を向上させることができる等顕著な効果を有するもの
である。
気的に安走であり、かつ、耐湿性、耐アルカリイオン特
性を向上させることができる等顕著な効果を有するもの
である。
ｉｔ’ｓ １図は、従来の半導体装置の断面図、第２図
は、本発明の一実施例の断面図、第３図に）乃至同図（
Ｃ’ｌは、同実施例の半導体装置の製造方法を工程順に
示す説明図、第４図は、本発明の他の実施例の断面図、
第５図に）乃至同図（Ｑは、同化の実施例の半導体装置
の製造方法を工程順に示す説明図、第６図は、累積不良
発生率とサイクル数との関係を示す特性図、第７図は、
電流増幅率の変化割合とＢＴ処理時間の関係を示す特性
図、第８図は、信頼性試験に用Ｉ／）た配線層のパター
ンの平面図である。 １ｏ、ｓｏ・・・半導体基板、１１．３１・・・６己線
層、１２．３２・・・Ｐ８Ｇ膜、１３．３３・・・コン
タクトホール、１４．３４・・・窓、１５ｙ３５・・・
被膜、３６・・・金属化合物層、Ｌｌ、Ｌｊ・・・！１
へ導体装置
は、本発明の一実施例の断面図、第３図に）乃至同図（
Ｃ’ｌは、同実施例の半導体装置の製造方法を工程順に
示す説明図、第４図は、本発明の他の実施例の断面図、
第５図に）乃至同図（Ｑは、同化の実施例の半導体装置
の製造方法を工程順に示す説明図、第６図は、累積不良
発生率とサイクル数との関係を示す特性図、第７図は、
電流増幅率の変化割合とＢＴ処理時間の関係を示す特性
図、第８図は、信頼性試験に用Ｉ／）た配線層のパター
ンの平面図である。 １ｏ、ｓｏ・・・半導体基板、１１．３１・・・６己線
層、１２．３２・・・Ｐ８Ｇ膜、１３．３３・・・コン
タクトホール、１４．３４・・・窓、１５ｙ３５・・・
被膜、３６・・・金属化合物層、Ｌｌ、Ｌｊ・・・！１
へ導体装置
Claims (2)
- （１）所定の素子を形成した半導体ペレットの表面に非
金属及び半金属を除いた金属からなる被膜で被包してな
ることを特徴とする半導体装置０ - （２）金属膜上に金属化合物層が形成されている特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121726A JPS5913332A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121726A JPS5913332A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5913332A true JPS5913332A (ja) | 1984-01-24 |
Family
ID=14818354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121726A Pending JPS5913332A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156819A (ja) * | 1985-12-28 | 1987-07-11 | Nec Corp | 半導体装置 |
-
1982
- 1982-07-13 JP JP57121726A patent/JPS5913332A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156819A (ja) * | 1985-12-28 | 1987-07-11 | Nec Corp | 半導体装置 |
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