JPS59133623A - バス情報履歴格納方式 - Google Patents
バス情報履歴格納方式Info
- Publication number
- JPS59133623A JPS59133623A JP58007718A JP771883A JPS59133623A JP S59133623 A JPS59133623 A JP S59133623A JP 58007718 A JP58007718 A JP 58007718A JP 771883 A JP771883 A JP 771883A JP S59133623 A JPS59133623 A JP S59133623A
- Authority
- JP
- Japan
- Prior art keywords
- path
- information
- cycle
- idle
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は同期式パスを使用するデータ処理システムのパ
ス履歴情報格納方式に関する。
ス履歴情報格納方式に関する。
第１図は複数のユニットがパスを介して接続されるデー
タ処理システムの構成を示す図である。
タ処理システムの構成を示す図である。
図において、ＩＯはパスであっ℃、中央演算ユニット（
ＣＰＵＩＩ）、上記憶ユニッ）（ＭＭＩ２）、入出力チ
ャネル（ＩＯＣＺ、？）等がこのパスＩＯを介して情報
の送受を行なう様に接続される。
ＣＰＵＩＩ）、上記憶ユニッ）（ＭＭＩ２）、入出力チ
ャネル（ＩＯＣＺ、？）等がこのパスＩＯを介して情報
の送受を行なう様に接続される。
図中、円内にパスＩＯ上を伝播する信号の例馨示す。
パスＸＯには各種信号線が存在し、各ユニットＩ１．１
２＊Ｉ３の情報交換に使用される。
２＊Ｉ３の情報交換に使用される。
２Ｉはデータ信号線のグループで、各ユニット間で転送
されるデータがのる。ＣＰＵＩＩが主記憶１２ｆアクセ
スする場合、このデータライン２１上に、アドレスが転
送されるサイクルとデータを転送するサイクルが割りつ
けられる。
されるデータがのる。ＣＰＵＩＩが主記憶１２ｆアクセ
スする場合、このデータライン２１上に、アドレスが転
送されるサイクルとデータを転送するサイクルが割りつ
けられる。
２２はコマンドラインでユニットＩＺ、Ｉ２゜Ｚ３間で
動作指示するためのコマンド等が転送される。２３は送
受ユニツ）ＩＤラインで、データ送出しているユニット
、データを受信すべきユニットの識別をするために設け
られるラインである。２４は制御ラインであり、パス争
奪制御その他を制御する信号が伝播する。２５はパスサ
イクルを規定するクロックラインである。
動作指示するためのコマンド等が転送される。２３は送
受ユニツ）ＩＤラインで、データ送出しているユニット
、データを受信すべきユニットの識別をするために設け
られるラインである。２４は制御ラインであり、パス争
奪制御その他を制御する信号が伝播する。２５はパスサ
イクルを規定するクロックラインである。
これら信号線は適当な単位でグループ化され。
パリティピット等エラー検出のための付加信号を持つの
が一般的である。
が一般的である。
第２図は同期式パスの動作概要を説明するための図であ
る。パスＩｏ上には、各ユニット１１、Ｚ２．Ｉ３共通
に使用する同期用クロックが伝播するラインが設けられ
、このラインを伝播するクロックに従かい一定時間毎の
バスサイクルを規定する。各ユニットｌｌ 、７２１１
３間のデータ転送は、各サイクル単位で行なわれる。例
えは、ＣＰＵＺＩが主記憶１２の内容を読取る場合の説
明を行なう。図で、第ｎサイクルにＣＰＵＩＩから主記
憶Ｉ２に回かつてメモリアドレスやメモリ読出しコマン
ドを転送する。主記憶Ｉ２はこの情報を受信すると、メ
モリアクセスを開始しデータが整ったところで、この図
では第ｎ ＋３サイクルに主記憶Ｚ２からＣＰＵ Ｚ
１に回かつてデータが転送される。
る。パスＩｏ上には、各ユニット１１、Ｚ２．Ｉ３共通
に使用する同期用クロックが伝播するラインが設けられ
、このラインを伝播するクロックに従かい一定時間毎の
バスサイクルを規定する。各ユニットｌｌ 、７２１１
３間のデータ転送は、各サイクル単位で行なわれる。例
えは、ＣＰＵＺＩが主記憶１２の内容を読取る場合の説
明を行なう。図で、第ｎサイクルにＣＰＵＩＩから主記
憶Ｉ２に回かつてメモリアドレスやメモリ読出しコマン
ドを転送する。主記憶Ｉ２はこの情報を受信すると、メ
モリアクセスを開始しデータが整ったところで、この図
では第ｎ ＋３サイクルに主記憶Ｚ２からＣＰＵ Ｚ
１に回かつてデータが転送される。
次に主記憶Ｚ２へのデータ簀込みについて説明を行なう
。図で第ｎ＋５サイクル目にｌ０ＣＩ３から主記憶１２
−回かつてメモリアドレスやメモリ書込みコマンドを転
送する。続＜？ｘｎ十６サイクル目には、やはり１（Ｊ
ＣＩＢから主記憶Ｚ２に書込みデータが転送される。
。図で第ｎ＋５サイクル目にｌ０ＣＩ３から主記憶１２
−回かつてメモリアドレスやメモリ書込みコマンドを転
送する。続＜？ｘｎ十６サイクル目には、やはり１（Ｊ
ＣＩＢから主記憶Ｚ２に書込みデータが転送される。
上記形態で動作する同期式パスにおいては。
パス動作に起因する不具合が生じた時、解析に供するパ
ス履歴の中に、実際にパスが情報を転送しているサイク
ルの履歴はもちろんのことながら、バスサイクルとして
は有意ではないと思われるサイクルが真に空ぎ状態かど
うかということも履歴として残っていることにより解析
の助けになる場合がある。
ス履歴の中に、実際にパスが情報を転送しているサイク
ルの履歴はもちろんのことながら、バスサイクルとして
は有意ではないと思われるサイクルが真に空ぎ状態かど
うかということも履歴として残っていることにより解析
の助けになる場合がある。
本発明は上記事情に基づいてなされたものでψ
あり、同期式パスを使用したデータ処理装置において、
パス上の動作状態を記憶する履歴情報記憶装置に、空き
サイクルも含めて連続したサイクルのバス上の状態を記
憶させることにより、障害検出時における解析を容易に
するパス履歴情報格納方式な°提供することを目的とす
る。
パス上の動作状態を記憶する履歴情報記憶装置に、空き
サイクルも含めて連続したサイクルのバス上の状態を記
憶させることにより、障害検出時における解析を容易に
するパス履歴情報格納方式な°提供することを目的とす
る。
本発明は複数個のユニットが同期式バスを介して接続さ
れるデータ処理システムに、空きサイクルも含めて連続
した一定サイクルのパス状態を記憶するパス履歴情報記
憶装置を設け、障害発生時における解析の際の手助けと
するものである。
れるデータ処理システムに、空きサイクルも含めて連続
した一定サイクルのパス状態を記憶するパス履歴情報記
憶装置を設け、障害発生時における解析の際の手助けと
するものである。
又、この記憶装置へ記憶する情報として、更にパスの空
き状態を検出したサイクルで値が更新されるレジスタ出
力を付加することにより、空きサイクルにおけるパス情
報そのものの記憶を省略させることもできる。
き状態を検出したサイクルで値が更新されるレジスタ出
力を付加することにより、空きサイクルにおけるパス情
報そのものの記憶を省略させることもできる。
以下、第３図以降を使用して本発明に関し。
詳述する。第３図は本発明が採用されるデータ処理シス
テムの構成例を示すブロック図である。
テムの構成例を示すブロック図である。
図では、ＣＰＵＺＩ、主記憶ユニット１２゜’ｒ、ｏｃ
ｘｓが第１図と同様パスＩＱを介し℃接続されている。
ｘｓが第１図と同様パスＩＱを介し℃接続されている。
第１図との差異はパス履歴格納回路（ＢＨＨ７５）が更
にパスＩＯに接続されていることにある。パス履歴格納
回路Ｚ５は一定量のメモリを内Ｊ成し、パス１０上のア
トしｌデータラインやコマンドライン等必要な情報ライ
ンにつき、空きサイクルも含めて各パスサイクル時間毎
にその情報ラインのビット状態を内蔵メモリへ格納して
いく。
にパスＩＯに接続されていることにある。パス履歴格納
回路Ｚ５は一定量のメモリを内Ｊ成し、パス１０上のア
トしｌデータラインやコマンドライン等必要な情報ライ
ンにつき、空きサイクルも含めて各パスサイクル時間毎
にその情報ラインのビット状態を内蔵メモリへ格納して
いく。
上記メモリな構成する一定量のワードを越えたときには
古い順に書き換えていくことにより、常に最新の一定量
情報を格納しておくことができる。第４図に各配憶ワー
ドの内容例を示す。
古い順に書き換えていくことにより、常に最新の一定量
情報を格納しておくことができる。第４図に各配憶ワー
ドの内容例を示す。
各ラードには、データライン、コマンドラインユニツ）
ＩＤライン、制卸ラインの情報が記憶される。
ＩＤライン、制卸ラインの情報が記憶される。
第５図は本発明の他の実施例を示すブロック図である。
図において、５１．５２は第３図（二示す実施例と同様
、パス履歴情報が格納される履歴メモリである。この実
施例ではこのメモリ５２に格納される情報源として、更
にカウンタ（ＣＴＲ５６）出力が付加される。５５は上
記メモリ５１．５２のアドレスを指定する履歴アドレス
カウンタ（ＡＣ）であり、データが履歴メモリ５１．５
２１−書込まれる毎に更新される。
、パス履歴情報が格納される履歴メモリである。この実
施例ではこのメモリ５２に格納される情報源として、更
にカウンタ（ＣＴＲ５６）出力が付加される。５５は上
記メモリ５１．５２のアドレスを指定する履歴アドレス
カウンタ（ＡＣ）であり、データが履歴メモリ５１．５
２１−書込まれる毎に更新される。
カウンタ５６は後述する制御回＃１１５１のコントロー
ルにより、クリアされたり、カウントアツプされる。カ
ウンタ６６の出力はパス情報と共に履歴メモ！Ｉ５２へ
格納される様に構成される。
ルにより、クリアされたり、カウントアツプされる。カ
ウンタ６６の出力はパス情報と共に履歴メモ！Ｉ５２へ
格納される様に構成される。
制御回路５７はパス制御ラインＣＢＣ）ｗ監視しコ（−
パスＩ０上Ｃ−有意な情報が転送されていることを検出
すると、履歴メモリ５１．５２にそれぞれバス情報とカ
ウンタ５６の内容を簀込み（ワード書込みＷＶＶ）、ア
ドレスカウンタ５５６の内容な更新させる（＋１）。こ
の時、同時にカウンタ５６を“０”に初期化する。（Ｃ
ＬＲ）制御回路５７がパスＩＯ上に有意な情報を検出し
ないパスサイクルにおいては、履歴メモリ６１．５２へ
のデータ書込み、あるいはアドレスカウンタ５５への更
新１ぎ号は出力されず１代りにカウンタ５６をカウント
アツプする様に指示する制御信号（＋１’）が出力され
る。
パスＩ０上Ｃ−有意な情報が転送されていることを検出
すると、履歴メモリ５１．５２にそれぞれバス情報とカ
ウンタ５６の内容を簀込み（ワード書込みＷＶＶ）、ア
ドレスカウンタ５５６の内容な更新させる（＋１）。こ
の時、同時にカウンタ５６を“０”に初期化する。（Ｃ
ＬＲ）制御回路５７がパスＩＯ上に有意な情報を検出し
ないパスサイクルにおいては、履歴メモリ６１．５２へ
のデータ書込み、あるいはアドレスカウンタ５５への更
新１ぎ号は出力されず１代りにカウンタ５６をカウント
アツプする様に指示する制御信号（＋１’）が出力され
る。
第６図は第５図に示した実施例が第２図Ｃ二示したパス
サイクル使用埋沈の下での履歴の格納の様子を例示した
ものである。
サイクル使用埋沈の下での履歴の格納の様子を例示した
ものである。
ワードｋにはパスサイクルｎの情報が記憶される。ワー
Ｆ ｋ ＋ １ ＋＝はパスサイクルｎの次に有意な情
報を転送しているパスサイクル−ｎ＋３の情報が記憶さ
れると共（二カウンタ５６の内容として“２“という値
が記憶されている。これはパスサイクルｎ ＋ ３の前
に２サイクル分の空きサイクルがあったことな意味する
ものである。
Ｆ ｋ ＋ １ ＋＝はパスサイクルｎの次に有意な情
報を転送しているパスサイクル−ｎ＋３の情報が記憶さ
れると共（二カウンタ５６の内容として“２“という値
が記憶されている。これはパスサイクルｎ ＋ ３の前
に２サイクル分の空きサイクルがあったことな意味する
ものである。
これでわかる様に、カウンタ５６を利用することにより
、空きサイクルにおけるバス情報の内容上のものの記憶
を省略することができる。
、空きサイクルにおけるバス情報の内容上のものの記憶
を省略することができる。
カウンタ５６が例え、ば３ビツトで構成されるものとす
れば、このカウンタ５７は０＃から７＃までの８つの状
態を得ることができる。もし、パス１０の空きサイクル
が８つ続くと、カウンタ５６が初期値”０＃に戻り、こ
の状態では空きサイクルがｉだったのが８つあったのか
わからなくなる場合があり得る。これを防ぐためには、
制御回路５Ｆにてカウンタ５６の内容も監視し、カウン
タ５６の値が一定値１例えは＠７＃になると、その後は
空きサイクルでもカウンタ５６を更新しない様に構成す
る。これにより、カラν！５６の内容はその値が０〜６
によって各々空きサイクルが０〜６個あったこと、更趣
二値が”７”によって空きサイクルが７つ以上あったこ
とを示す様にできる。
れば、このカウンタ５７は０＃から７＃までの８つの状
態を得ることができる。もし、パス１０の空きサイクル
が８つ続くと、カウンタ５６が初期値”０＃に戻り、こ
の状態では空きサイクルがｉだったのが８つあったのか
わからなくなる場合があり得る。これを防ぐためには、
制御回路５Ｆにてカウンタ５６の内容も監視し、カウン
タ５６の値が一定値１例えは＠７＃になると、その後は
空きサイクルでもカウンタ５６を更新しない様に構成す
る。これにより、カラν！５６の内容はその値が０〜６
によって各々空きサイクルが０〜６個あったこと、更趣
二値が”７”によって空きサイクルが７つ以上あったこ
とを示す様にできる。
以上説明の如く本発明によれば、障害検出時、パス履歴
情報記憶装置の内容な参照することにより、解析が容易
となり、更にこの記憶装置へパスアイドルが検出された
ときに値が更新されるカウンタ出力も供給することによ
り、空きサイクルにおけるバス情報そのものの記憶を省
略させることができる。
情報記憶装置の内容な参照することにより、解析が容易
となり、更にこの記憶装置へパスアイドルが検出された
ときに値が更新されるカウンタ出力も供給することによ
り、空きサイクルにおけるバス情報そのものの記憶を省
略させることができる。
第１図は一般的なデータ処理装置の構成例乞示すブロッ
ク図、第２図は同期式パスの動作概要を説明するための
パスサイクルの使用環境を示す図、第３図は本発明の実
施例を示す図、第４図は第３図のパス履歴格納回路監：
内蔵されたメモリに記憶される各記憶ワードの円谷例を
示す図、第５図は本発明の他の実施例を示す図。 第６図は第２図に示すパスサイクル使用動作環境で本発
明による履歴の格納の様子を例示したものである。 １５・・・パス履歴格納回路（Ｂｌ（Ｒ）、５１ 、５
２１．・履歴メモリ、５５・・・アドレスカウンタ、５
６・・・カウンタ、５２・・・制御回路。
ク図、第２図は同期式パスの動作概要を説明するための
パスサイクルの使用環境を示す図、第３図は本発明の実
施例を示す図、第４図は第３図のパス履歴格納回路監：
内蔵されたメモリに記憶される各記憶ワードの円谷例を
示す図、第５図は本発明の他の実施例を示す図。 第６図は第２図に示すパスサイクル使用動作環境で本発
明による履歴の格納の様子を例示したものである。 １５・・・パス履歴格納回路（Ｂｌ（Ｒ）、５１ 、５
２１．・履歴メモリ、５５・・・アドレスカウンタ、５
６・・・カウンタ、５２・・・制御回路。
Claims (2)
- （１）複数個のユニットが同期式パスを介して接続され
るデータ処理システムにおいて、空きサイクルも含めて
連続した一定サイクルのパス上の状態を記憶する手段を
設け、障害検出時、該記憶情報ン続出し、障害分析に使
用することを特徴とするパス情報履歴格納方式。 - （２）パス上の情報を記憶する履歴記憶手段と。 パスがアイドル状態か否かを検出するアイドル検出手段
と、該アイドル検出手段がパスアイドルを検出したサイ
クルＩ：対応し１値が更新されるレジスタ手段と、上記
アイドル検出手段がパス使用状態を検出したサイクルに
対応して上記履歴記憶手段にパス上の状態と上記レジス
タ手段の内容を記憶すると共に上記レジスタ手段の内容
を初期化することを特徴とする特許請求の範囲第１項記
載のパス情報履歴格納方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007718A JPS59133623A (ja) | 1983-01-20 | 1983-01-20 | バス情報履歴格納方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007718A JPS59133623A (ja) | 1983-01-20 | 1983-01-20 | バス情報履歴格納方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59133623A true JPS59133623A (ja) | 1984-08-01 |
Family
ID=11673506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007718A Pending JPS59133623A (ja) | 1983-01-20 | 1983-01-20 | バス情報履歴格納方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59133623A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244250A (ja) * | 1987-03-31 | 1988-10-11 | Yokogawa Electric Corp | 計算機システムの動作監視システム |
| JPH02257348A (ja) * | 1989-03-30 | 1990-10-18 | Nec Corp | 情報処理装置 |
| JPH04105150A (ja) * | 1990-08-24 | 1992-04-07 | Nec Corp | 周辺制御装置 |
| JPH06337820A (ja) * | 1993-05-28 | 1994-12-06 | Internatl Business Mach Corp <Ibm> | マルチプル・バス・システムにおけるエラー検知及び回復機構とその方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447537A (en) * | 1977-09-22 | 1979-04-14 | Fujitsu Ltd | Bus data hysteresis storage system |
| JPS5583915A (en) * | 1978-12-20 | 1980-06-24 | Mitsubishi Electric Corp | Data recorder |
-
1983
- 1983-01-20 JP JP58007718A patent/JPS59133623A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447537A (en) * | 1977-09-22 | 1979-04-14 | Fujitsu Ltd | Bus data hysteresis storage system |
| JPS5583915A (en) * | 1978-12-20 | 1980-06-24 | Mitsubishi Electric Corp | Data recorder |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244250A (ja) * | 1987-03-31 | 1988-10-11 | Yokogawa Electric Corp | 計算機システムの動作監視システム |
| JPH02257348A (ja) * | 1989-03-30 | 1990-10-18 | Nec Corp | 情報処理装置 |
| JPH04105150A (ja) * | 1990-08-24 | 1992-04-07 | Nec Corp | 周辺制御装置 |
| JPH06337820A (ja) * | 1993-05-28 | 1994-12-06 | Internatl Business Mach Corp <Ibm> | マルチプル・バス・システムにおけるエラー検知及び回復機構とその方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4825404A (en) | Interface system which generates configuration control signal and duplex control signal for automatically determining the configuration of removable modules | |
| US4646237A (en) | Data handling system for handling data transfers between a cache memory and a main memory | |
| WO1983001323A1 (en) | Cache memory using a lowest priority replacement circuit | |
| JPS63221445A (ja) | メモリシステム及び関連の誤まり検出及び訂正装置 | |
| JPH01500377A (ja) | ２個のシステムクロックサイクルを利用する書込み動作をもったキャッシュメモリユニットを供与する装置及び方法 | |
| US5146572A (en) | Multiple data format interface | |
| KR860000594A (ko) | 버퍼기억장치용 태그 제어회로 | |
| WO1987006737A1 (en) | Specialized parity detection system for wide memory structure | |
| EP0251686A2 (en) | Method and apparatus for sharing information between a plurality of processing units | |
| JP2859178B2 (ja) | プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ | |
| US5590279A (en) | Memory data copying apparatus | |
| US4630197A (en) | Anti-mutilation circuit for protecting dynamic memory | |
| JPH0427583B2 (ja) | ||
| JPS633351B2 (ja) | ||
| JPS59195728A (ja) | デ−タ処理装置 | |
| JPH0217550A (ja) | マルチプロセッサシステムの障害処理方式 | |
| JP2531209B2 (ja) | チャネル装置 | |
| SU1541623A1 (ru) | Устройство дл сопр жени ЭВМ с периферийным устройством | |
| SU1256034A1 (ru) | Устройство дл сопр жени двух ЭВМ с общей пам тью | |
| SU1532934A1 (ru) | Устройство дл приема асинхронного бипол рного последовательного кода | |
| EP0369964A2 (en) | Multiple data format interface | |
| RU1835551C (ru) | Устройство дл обработки данных | |
| JP2531207B2 (ja) | チャネル装置 | |
| SU600926A1 (ru) | Устройство дл записи информации | |
| EP0369935A2 (en) | Multiple posting cache memory |