JPS63221445A - メモリシステム及び関連の誤まり検出及び訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、メモリシステム及び関連の誤まり検出及び訂
正装置に関する。

従来の技術 現在のデータ処理システムにおいては、増々大きくなる
容量と増々高くなる集積度を有するような半導体作業用
メモリが用いられることが知られている。１メガビツト
の容量を有するメモリ集積回路が市販されている。

これらの回路は、１メガバイトから数１０メガバイトの
範囲の容１を有し、限定された数の集積回路部品の使用
を必要とする作業用メモリ並行性することができる。

斯かるメモリの基本的な問題は、メモリに記憶され且つ
メモリから読み出されるデータの正しさを保証すること
にある。

実際、斯かる構成要素集積レベル及び非常に大きなメモ
リ容量では、メモリシステムの幾つかの基本的な記憶セ
ルが一時的に欠陥となる可能性が太いにある。

この不都合を克服するために、誤まシ検出及び訂正装置
が広く用いられている。

実際、適当なコードが各々の記憶された情報と共にメモ
リに記憶される。斯かるコードによって。

単−誤まりを訂正することが可能であり且つ場合によっ
ては二重誤まシを検出しあるいは訂正することが可能で
ある。

斯かる誤まり訂正符号は、一般的に、５ＥＣ−ＤＥＤコ
ードと名付けられており、情報を構成するビットの数及
び誤まり符号の分解能の関数である付加的な数のビット
のメモリへの記憶を必要とする。

８ビツトを含む１バイト情報の場合、単−誤まりを補正
し且つ二重誤まりを検出することができる誤まり訂正符
号は、５つの付加的なビットの使用を必要とする。

２バイト情報の場合＋　５ＥＣ−ＤＥＤコードは。

６ピツトを含み　４バイト情報の場合−８ＥＣ−ＤＥＤ
コードは７ピツトを有していなければならない。

それ故、メモリ並行性が高い程、誤まり符号を記憶する
のに必要なメモリ容量増分のパーセンテージが低くなる
。

これが唯一の理由でないにしても、これは確かに、必ず
許容されなければならないトレードえフを有する１６．
３２及び６４ビツトのよシ高い並行性を有するメモリの
設計に導かれる理由である。

トレード牙フは、単一メモリバイトをアドレス指定し、
修正することが望まれる場合、単一バイトの各書込みオ
ペレーションが、そのバイトを含む全ワードの複雑な読
出しオペレーション及び修正されたバイトを含む新しい
ワードの書込みだけでなく全ワード長を考慮に入れて構
成されなければならない５ＥＣ−ＤＥＤコードを必要と
するという事実にある。

別のトレード牙フは、検査えベレーシコン及びメモリか
ら読み出された情報の可能な訂正が、読出しえベレーシ
ョン時間を増加し且つメモリの並行性が高い程大きくな
る特定の時間を必要とするという事実からなっている。

実際、読み出された情報の検査及び訂正を実施するため
に、一般的に排他的０Ｒ（ＥＸ−ＯＲ）回路の幾つかの
状態を含む論理ネットワークによって、この情報に関連
する５ＥＣ−ＤＥＤコードをメモリから読み出されたも
のとして再発生し。

斯かるコードをメモリから読み出された対応の５ＥＣ−
ＤＥＤコードと比較することが必要となる。比較ネット
ワークにおいて実施される比較によって、誤まり徴候を
発生することが可能となる。

誤まり訂正論理ネットワークは、読出し情報だけでなく
誤まり徴候を入力として受は且つ訂正された情報を出力
として与える。

斯カルオペレーションは時間シーケンスでもって実施さ
れ且つ特定の時間を必要としなければならないことが明
白である。

今日、ＥＤＡＣ集積回路が市販されている。−例として
、コード名Ａｍ２９６０でもってＡＭＤ商会（ＡＭＤ　
　ｆｆｒｍ　）　　から市販されている集積回路があげ
られるが、この集積回路は、上記の機能を１６ビツト並
行処理において実施し且つ１６ビツトと等しいあるいは
１６ビツトの倍数の任意の並行処理で作動するように相
互接続され得る。

非常に高価な斯かる部品は、誤まシ訂正回路の回路複雑
性の問題を克服するが、１００乃至２００ナノ秒（ｎ５
ｅｃ）台のメモリ読出しサイクル時間に対致して、５０
乃至６０ナノ秒の範囲にある検査オペレーションに費や
す時間の問題は克服しない。

更に、上記に示した５０乃至６０ナノ秒の検査時間は、
集積回路によって要求される内部時間であり且つ遅延を
考慮に入れると１００ナノ秒を越える所まで増加する。

これらの遅延は＋　ＥＤＡＣ回路を一方の側ではメモリ
に且つ他方の側では。

メモリと他のユニット、例えば中央処理ユニットとの間
の通信のためのシステムバスと接続せしめる相互接続及
び制御回路によって導かれる。

複雑性及び遅延の別の理由は、ＥＤＡＣ回路からの出力
における且つ通信バスを通して転送される訂正された情
報は、データ保全の目的のためにパリティ検査ビットに
伴なわなければならないという事実に由る。

この制御ビットは、メモリシステムによって生じた訂正
情報が受信ユニットまでの通信バス−ｆｌＪえばデータ
処理システムの中央ユニットにおいて転送プロセスのエ
ラーに影響されないことを保証する。

それ故、メモリシステムには他方の回路要素とカスケー
ドされているパリティ検査ビット発生ネットワークが配
設されていなければならず、このネットワークは必ず、
情報の有効可用性における更なる遅延あるいはバイパス
が与えられている場合検査ビットの最小としての更なる
遅延を生じる。

これらの不都合は１本発明の目的であるメモリシステム
及び関連の誤まり検出及び訂正装置において、メモリが
各々が個別にアドレス指定可能であり且つ各々に関連の
ＳＥＩ：Ｃ−ＤＥＤコードが与えられている多重バイト
の並行性によって組織されているメモリシステム及び関
連の誤まり検出及び訂正装置によって解決される。

各読み出されたバイトは、その関連の５ＥＣ−ＤＥＤコ
ードと共に、ビメゴラス表（Ｐｙｔｈａｇｏｒｅａｎｔ
ａｂｌｅ　）が乗算を実施すると同じように、５ＥＣ−
ＤＥＤコード再生の方ベレーション、メモリから読み出
された５ＥＣ−ＤＥＤコードとの比較。

誤まり徴候の発生、可能な誤まりの訂正及びパリティ検
査ビットの発生を暗黙的に実施する容量の低下した高速
メモリのだめのアドレスとして用いられる。これら全て
のＪベレーションは、バイトレベルにおいて、高速メモ
リを読み出すのに必要な時間において同時に実施され、
１バイトの並行多重処理を有する作業用メモリの場合、
メモリから読み出されたワードを構成するバイトと同じ
位多くのｒＥＤＡｃ」高速メモリが配設される。

このようにして、各バイトが他方のバイトから独立に扱
われ、検査され、訂正され、多重バイト並行処理作業用
メモリにおける単一バイトの書込みに要する読出し／修
正／書込み材ペレーションに関連する全ての手順の複雑
性及び時間浪費がさけられる。

関連のパリティ検査ビットに対する情報の検査及びメモ
リに書き込まれるｓｇｃニーＤａＤコードの発生を実施
するのにこれと同じ概念を用いることができる。

これらのオペレーションは、小容量高速メモリあるいは
ＥＤＡＣ回路として用いられる同じ高速メモリによって
実施され得る。

読出し専用メモリだけでなく読出し書込みメモリもこの
目的に用いることができ、従って１両方のメモリの種類
に対して速度及びコストに関する技術によって与えられ
る開発を十分に追求することができる。

達成されるこれらの著しい利点は、４バイト並行処理の
場合に、従来のメモリシステムの６２＋７ビツトに対威
して３２＋２０ビツトの全並行処理を必要とする作業用
メモリに必要な更に高い容量を十分に正当化するもので
ある。

！　　　　％Ｊ 第１図は、メモリシステム及び関連の誤まり検出及び訂
正装置の実施例の好ましい形を示す。

ブロック１は、メモリシステムであり、ブロック２は、
一般的な中央ユニット、即ちＣＰＵを示しておシ、この
ＣＰＵは、複数のリードの組を含むバスを介してメモリ
システムと通信を行う。

リードの組５は、メモリシステムにメモリ読出し／書込
み命令、あるいは前に確立されたメモリレジスタ、例え
ば診断及び状態レジスタに書込み／読出しを行うための
指令等゛の指令を送るだめのチャネルからなっている。

リードの組４は、メモリシステムにアドレスを送るだめ
のアドレスチャネルからなっている。

例を示すと、メモリは、１メガＣＭ）のアドレス可能位
置の容量を有することができ、２０本のリードのアドレ
スチャネルを必要とする。

リードセット５は、メモリにデータを送るためのあるい
はメモリからデータを受けるための双方向データチャネ
ルから成っている。第１図において、チャネル５は、９
本のリードを含んでおシ。

その内８本は、バイト転送に用いられ、残りのリードは
、ハリティ検査ビットの転送に用いられる。

１組のリード６．７．８，９．１０は、適当な誤まシ信
号をＣＰＵ２に送るためにメモリ１とＣＰＵ２を接続し
ている。

詳細に述べると、リード６は、チャネル５を通してＣＰ
Ｕ２から受は取られ且つメモリに書き込まれるように意
図された情報が影響された誤まりであることを示すため
にパリティエラー信号をＣＰＵ２に転送するのに用いら
れる。

通常、メモリ２におけるこの信号の発生は、書込みオペ
レーションの実施を禁止する。

リード７は、メモリ読出しオペレーションの間メモリシ
ステムはデータにおける単−誤まりを検出しておシ且つ
誤まり訂正コードを用いることにより斯かる誤まりを訂
正することが可能であったことを示すために単−誤まり
信号をＣＰＵ２に転送するのに用いられる。

リード８は、メモリシステムが少なくとも１つの二重誤
まりを検出しており、それを補正することができないこ
とを示すために多重訂正不能誤まり信号をＣＰＵ２に転
送するのに用いられる。

リード９は、制御ビットにおいて誤まりが検出されてい
るが、読出しデータに誤まりが何も存在せず、これが正
しいことを示すだめに誤まり信号をＣＰＵ２に転送する
のに用いられる。

チャネル５は、１組の双方向６状態ゲート１１を通して
内部ＣＰＵチャネル１２に接続されている。

パリティ検査ビット発生器１６及びパリティ検査ネット
ワーク１４は１両方とも従来的であるが。

これらはチャネル１２に接続されている。発生器１６は
、パリティチェックビットをチャネル１２に存在するデ
ータと関連付ける。このデータ及び関連のチェックビッ
トは、ゲート１１を介してチャネル５に転送される。制
御論理１４は、ゲート１１を介して受けられたデータに
基づいて対応のパリティ検査ビットを再生し、これをチ
ャネル１２に存在するパリティビットと比較し、これに
より受は取られたデータの保全性を検査する。

メモリシステムは、２つのセクション１５．１６に概念
的に分割されるメモリモジュール１１０゜プログラマブ
ル読出し専用メモリＣＰＲＯＭ）１７．２つのセクショ
ン１８．１９に概念的に分割される高速読出し／書込み
メモ１４０．パリティ検査論理２０．エラーラッチング
レジスタ２１、単一方向３状態レシーバの組２２，２３
゜２４．１組の双方向６状態ゲート２５．及びメモリシ
ステムのオペレーションに必要な時制された制御信号を
バスを介して受は取られた指令の関数として発生するだ
めの従来のタイミング制御論理２６を含んでいる。

メモリモジュール１１０は、データバイトの記憶のため
の８ピット並行性を有するセクション１５並びに同一の
モジュールアドレスにある同一のメモリ位置への各々の
記憶されたデータに関連する５ＥＣ−ＤＥＤコードの記
憶のための５ビット並行性を有するセクション１６から
なっている。

アドレスチャネル４は、３状態レシーバ２２及び内部ア
ドレスチャネル２８を介してメモリモジュール１１０の
アドレス入力に接続されている。

システムバスのデータチャネル５は、双方向５状態ゲー
ト２５及びチャネル２９を介してセクション１５のデー
タ入力に接続され且つＦＲＯＭ１７のアドレス入力に接
続されており、ＦＲＯＭ１７の出力は、メモリモジュー
ルのセクション１６のデータ入力に接続されている。

パリティチェック論理２０は、入力をチャネル２９に接
続せしめており且つ出力を、必要ならば。

図示されないドライバを介してリード６に接続せしめて
いる。

１６ビツト並行性を有しているメモリモジュール１１０
の出力は、チャネル５９を介して高速メモリ１４０のア
ドレス入力に接続されている。斯かるメモリは、コード
名ＨＭ６７８８−３０によシ（株〕　日立製作所から市
販されている６つの集積回路からなるのが好ましい。こ
れらの集積回路の各々は、１６ＫＸ４ビツトの容量を有
し且つ６０ミリ秒の最大アクセス時間を有している。

これらの集積回路は、書込みオペレーションのだめの入
力用として且つ読出しオペレーションのための出力用と
して実施するビンを有する読出し／書込みメモリである
。

セクション１８は、２つの集積回路を含んでおり且つ８
ビット並行性を有しているのに対し、セクション１９は
、１つの集積回路のみを含んでおり且つ４ビット並行性
を有している。

セクション１８のデータ人力／出力ビンは、チャネル２
９に、より正確にはチャネル２９の８本のデータリード
に接続されている。

セクション１９のデータ人力／出力ビンは、５状態ドラ
イバ２４からの出力におけるチャネル５０に接続されて
おり、ドライバ２４は、その入力をチャネル５に接続せ
しめている。

セクション１９のデータビン６１は更に、チャネル２９
のパリティ検査リードに接続されている。

残りのビン３２．３３．３４は、レジスタ２１の入力に
接続されており、レジスタ２１の出力は、バスリード７
．８．９に接続されている。

ビン５４は更に、リード１０に接続されている。

６状態ドライバ２５は、その入力をチャネル４に接続せ
しめており、且つその出力をチャネル６９に接続せしめ
ている。

上記の接続により且つタイミング制御論理２６によって
発生された適当な指令を介して、高速メモリ１４０に適
当な状態をロードすることが可能となる。

特に、高速メモリのセクション１８は、ドライバ２６を
通してバスからアドレス指定することができ、イネーブ
ルすることができ且つチャネル３９からアドレス指定す
ることができ、且つ後続のアドレスにおける書込みＪペ
レーションのために制御することができる。

記憶される情報は、チャネル５．双方向６状態ゲート２
５及びチャネル２９を介してセクション１８によって受
は取られる。

同様にして、セクション１９は、イネーブルされたドラ
イバ２６及びチャネル２９を通してアドレス指定するこ
とができ、記憶される情報は、６状態ドライバ２４及び
チャネル３０を介して受けられる。

高速メモリの各アドレスは、８ビツトデータが正しいか
、単−誤まシによって影響されているか。

関連の５ＥＣ−ＤＥＤコードによって識別されるか、あ
るいは多重誤まりによって影響されているか、あるいは
最終的に、関連の５ＥＣ−ＤＥＤコードが影響されてい
る誤まりであるのに対して正しいかを定める８ビツトデ
ータ及び５ビット５ＥＣ−ＤＥＤコードを表わす１３ビ
ツト情報として考えられる。

従って、高速メモリの各アドレスにおいて、恐らくは正
しい８ビツトデータをセクション１８に書き込むことが
可能であり、セクション１９において４ビツト情報を書
き込むことが可能であυ。

これらのビットの各々は、それぞれ以下の意味を有して
いる。

一出力６１において得られるビット：セクション１８に
書き込まれている関連のデータのだめのパリティ検査ビ
ット。

データが多重誤まりによって影響されている場合、この
検査ビットは誤まり指示を行うように反転される。

一出力６２において得られるビット：これは単−誤まり
が検出され且つ補正されたことを示す。

−出力６５において得られるビット：これは誤まりが５
ＥＣ−ＤＥＤコードにおいて検出されたことを示す。

一出力６４において得られるビット：これは。

多重誤まりが検出されておシ、訂正することができない
ことを示す。

高速メモリ１４０に一旦、この種の情報がロードされる
と（このオペレーションはシステム初期設定において実
施することができる）、メモリモジュールのだめの誤ま
り検出及び訂正回路として作動することが可能であり、
更にパリティ発生器として作動することが可能であるが
、多重誤まりの場合、このパリティ検査ビットは誤まり
状態を強制するように反転されるという点が特異である
。

同一の概念によると、ＦＲＯＭｌ　７は、各８ビツトア
ドレスにおいてコードが８ビツトアドレスコードに関連
する５ＥＣ−ＤＥＤコードを表わす５ビツトコードに出
力において対応するようにプログラムされ得る。ＰＲＯ
Ｍ１７は、２５６Ｘ８ピツトの容量及び２８ナノ秒の最
大アクセス時間を有する集積ＰＲＯＭであるコード名６
３５２８１Ａでもってモノリシックメモリーズ（Ｍｏｎ
ｏｌｉｔｈｉｃＭｅｍｏｒｉｅｓ　）　　社から販売さ
れている集積回路から成ることが好ましい。

これらの前提によると、第１図のメモリシステムのオペ
レーションは、即座に理解可能となる。

書込み方ペレーション： 書込みオペレーションの場合、ＣＰＵ１は、ユニット１
３（チャネル５）によってパリティ検査ビットと共に発
生された書き込まれるべきデータ。

メモリアドレス（チャネル４）及びメモリ書込みの始動
のだめの適当な命令（チャネル３）を通信バスに置く。

このアドレスは、６状態ドライバ２２を介してメモリモ
ジュール１１０に入力される。

関連のパリティ検査ビットと共に１：き込まれるべきデ
ータは、双方向３状態ゲート２５を経由してチャネル２
９に転送される。

パリティ検査制御論理２０は、チャネル２９におけるデ
ータが正しいか否か、即ちそれが転送プロセスにおいて
誤ま９が何も導入されていないように制御するか否かを
検査する。

誤まり検出の場合、メモリ書込みオペレーションは、中
断され、誤まり信号がリード６に発生される。

誤まりが無い場合、チャネル２９のデータは。

セクション１５及びＰＲＯＭ１７に入力される。

これは最後に、このデータに関連する５ＥＣ−ＤＥＤコ
ードを出力に発生し且つ斯かる情報をセクション１６へ
の入力に与える。

この情報は１次にメモリモジュールに記憶される。

読出し対ペレーション： 読出しオペレーションの場合、ＣＰＵ１は、メモリアド
レス（チャネル４〕及び読出しオペレーションの起動の
ための適当な指令（チャネル６つを通信バスに置く。

このアドレスは、５状態ドライバ２２を経由してメモリ
モジュール（セクション１５．１６）に入力される。

この読み出された情報は、チャネル５９に得られ、８ビ
ツトコード〔データ〕及び５ビツトコード（ＳＥＣ−Ｄ
ＥＤ）を含んでいる。

この情報は、読出し材ベレーションのために制御される
高速メモリ１４０のためのアドレスとして用いられ、３
０ナノ秒の最大遅延でもって出力に出力情報を与える。

この情報は、メモリセクション１５から読み出されたデ
ータが正しかった場合このデータと一致する８ビツトコ
ード、又はセクション１５から読み出されたデータが単
−誤まりによって影響されていた場合訂正されたデータ
から成る。

モジュール１１０から読み出された情報が多重訂正不能
部まシによって影響される場合、高速メモリのセクショ
ン１８からの出力におけるデータはセクション１５から
読み出される同じデータあるいは誤まりコードとして適
当に予め確立された８ビツトコードであυ得る。

同時に、セクション１９は、幾つかの可能な場合を述べ
る一組の信号を出力に生じる。

端子３１において、ＲＡＭ１８から読み出されるデータ
コードと共にチャネル２９に伝えられるパリティ検査ビ
ットが得られる。

端子３２，３３．３４において、状況に応じて。

単−誤まり、制御ビットにおける誤まり、あるいは多重
誤まりを示すビット信号が得られる。

この組の情報はレジスタ２１にロードされ、これはバス
リード７．８．９を通して直接的に読み出され得るかあ
るいはもしそれが好ましければ。

診断指令によって、実施されたメモリ読出し方ペレーシ
ョンから独立的に読み出され得る。

この２番目の場合、レジスタ２１の出力は、リード７．
８．９の代わりにチャネル２９に接続され得る。

端子６４は、いずれにしても、多重訂正不能部ま９信号
を即座にＣＰＵ２に送り、且つチャネル２９に存在し且
つそこから６状態ゲート２５及びチャネル５を通してＣ
ＰＵ２に転送されるデータを無効にするために、バスの
リード１０に接続されている。

高速メモリ１４０は、それ故、メモリモジュール１１０
あるいはＦＲＯＭＩ　７に生じ得る誤まりのだめの効果
的な高速誤まり検出及び訂正回路を構成している。

更に、これは、概念的に無限の速度を有する効果的なパ
リティ検査ビット発生回路を構成している。

実際、この誤まり検出及び訂正回路からの出力における
訂正された情報のノ＜リテイ検査ビットは。

遅延することなく訂正された情報と同時に発生される。

更に、この誤まり検出及び訂正回路は自己診断性であり
、単一の誤まり発生に対して保護される。

高速メモリへの入力における情報が出力データの誤まり
を導くことを仮定すると、斯かる情報に関連するパリテ
ィ検査ビットが適当なノ（リテイ検査ビットではなく、
パリティ検査制御ネットワーク２０及び１４が斯かる誤
まりの存在を検出し且つその信号を与えることができる
ことが明らかである。

ネットワーク２０と１４が両方共エラー信号を発生する
場合、これは明らかに、６状態ゲート２５、チャネル５
及び３状態ゲート１１によって構成される通信後略の上
流においてこの誤まりが発生されたことを意味する。

一方、レジスタ２１を読み出すことによシ、メモリモジ
ュール１１０において誤まりが１つも検出されないとい
う結果が生じる場合、この誤まシを生じた欠陥ユニット
は、高速メモリ１４０にちがいない。

エラーが出力３１に存在するパリティ検査ビットにおい
て導かれていた場合、同じ概念が適用可能である。

ここで、高速メモリへの入力における情報が単一の誤ま
りによって影響されると仮定する。

この高速メモリは、斯かる誤まシを訂正するが。

新しい誤まりを生じると仮定される。

このような場合においても、既に明らかとなった考慮は
、真であり、異なる点は、レジスタ２１は、一旦参照さ
れると、欠陥である高速メモリに加えて、メモリモジュ
ール１１０から読み出されたデータの中に単一の誤まり
も存在することを示し得ることである。

ここで、メモリ１１０から読み出された情報が多重訂正
不能誤まりによって影響されると仮定する。

高速メモリ１４０が欠陥であっても、誤まり指示が与え
られることは重要である。

このような場合、メモリ１４０の故障によって多重誤ま
り信号が発生されない場合、メモリ１４０の故障を示す
少なくとも１つのパリティ・エラー信号が得られる。

メモリシステム１からＣＰＵ２に転送されるデータΩ保
全性はそれ故どの場合においても保証される。

メモリ１４０の故障が、斯かる多重誤まシの不在におい
ても多重誤まシ信号を生じるようなものである場合、こ
の故障はいずれにしても検出されるが、これは読み出さ
れた情報に関連するパリティ検査ビットは正しく且つ反
転していないからである。

第１図のシステムによって検出されない故障の故−の場
合は、出力６２における単−誤まりの不完全な指示及び
５ＥＣ−ＤＥＤコードにおける誤まシの不完全な指示を
生じる場合である。

これらの種類の故障は、データ保全性に影響しない。

第１図は、幾つかの変更がなされ得るメモリシステム及
び関連の誤まり検出及び訂正装置の実施例の好ましい形
を示す。

例えば、よシ良い診断を行うために、セクシ目ン１９の
並行性を増加して、あり得るメモリ１４０の故障の完全
な認識だけでなくメモリ１１０におることが明白である
。

この目的を達成するために、５ＥＣ−ＤＥＤコードが含
まれるメモリモジュール１１０からの出力における情報
をロードする場所である診断レジスタを配設することが
できる。

高速メモリ１４０によって合図される単−誤まシの場合
、斯かる診断レジスタの読出し及びそこに含まれる情報
の処理によってこの単−誤ま９及び斯かる誤まシを生じ
たメモリ１１０の構成要素の識別が可能である。

更に明白なことは、訂正検出及び訂正論理１４０を実現
するための読出し専用メモリを使用することにより、こ
の実施例を単純化し且つメモリの初期設定をさけること
が可能であることである。

第２図は−ＥＤＡＣがＦＲＯＭの形で実施されているメ
モリシステム及び関連の誤まシ検出及び訂正装置をブロ
ック図の形で示している。第２図において、第１図のエ
レメントと機能的に同等であるエレメントは同一の参照
数字で示されている。

メモリモジュール１１０は、チャネル２８．３状態ドラ
イバ２２及びバスチャネル４を通してアドレス指定され
る。メモリに書き込まれるデータは、チャネル５．６状
態ゲート２５．内部チャネル２９を通して受けられ、モ
ジュール１１０のセクタ：ｉ／１５のデータ入力に入力
される。

これらは更に、関連のパリティ検査ビットと共にＦＲＯ
Ｍｌ　７Ａのアドレス入力に入力される。

第１図のＰＲＣ’）Ｍ１７Ａと異なシＰＲＯＭＩ７Ａは
、５１２ｘ８ビツトの容量を有しておシ８例えば、コー
ド名ＡＭ２７５３１　ＡでもってＡＭＤ社から市販され
ている集積回路から成っている。

この回路は、６５ナノ秒の最大アクセス時間を有してい
る。

ＦＲＯＭｌ　７Ａは、入力における情報が付随のパリテ
ィ検査ビットと一致しない場合、入力における情報に関
する５ＥＣ−ＤＥＤコードに加えて。

パリティ・エラー信号も出力に与えるようにプログラム
されている。

斯かる信号に対応するＰＲＯＭ１７Ａの出力は。

それ故、リード６に接続されており、これに対し。

５ＥＣ−ＤＥＤコードが得られる５本の出力が。

メモリ１１０のセクション１６のデータ入力に接続され
ている。

メモリ１１００１６個の出力は、高速読出し専用メモＩ
Ｊ　１４０　Ａの入力に接続されている。

メモリ１４０Ａは、コード名ＣＹ７Ｃ２６１でもってサ
イプレス（ＣＹＰＲＥＳＳ）社から市販されている８に
×８ビットの容１を有する集積回路ＦＲＯＭでもって実
現することができる。

斯かる回路は、３５ナノ秒の最大アクセス時間を有する
。

メモリ１４０Ａは、第１図のメモリ１４０と同様に、２
つのセクシヨン１８Ａ　、　１９Ａで構成されている。

セクション１８Ａの出力は、チャネル２９に接続されて
いる。

セクション１９Ａの出力は、１つがチャネル２９のパリ
ティ検査ビットリードに、残シの６つが診断レジスタ２
１の入力に接続されている。

多重誤まり信号が存在する可能性がある出力は。

この場合でもリード１０に接続されている。

メモリシステムと関連の誤まり検出及び訂正装置のオペ
レーションは、第１図の所で述べたものと同等であるが
、メモＩ７１４０の初期設定書込みが必要でないという
点が異なる。

更に、書き込まれるデータに関するパリティ検査機能は
、ＦＲＯＭＩ　７Ａによって実施される。

言い換えると、第１図のパリティ制御ネツトワ−り２０
は第２図においてＦＲＯＭｌ　７Ａ内で集積されている
。

第６図は、全ての機能、パリティ制御、５ＥＣ−ＤＥＤ
コード発生、誤まシ検出及び訂正が単一の高速メモリに
よって実施される本発明の別の実施例を示す。

実際、第１図の所で、この高速メモリは、１６に×４ビ
ットの容量を有する集積回路ＨＭ６７８８−６０によっ
て実施されることが好ましいと述べた。

しかしながら、正しいデータ及び誤まり指示を各々が１
５ビツトを有する２ｅｚｐ１３人カコードの各々に関連
付けるために、８にアドレス指定可能位置で十分である
。

１６にメモリの使用は、現在それが市場で得られるより
高速でより信頼性のあるメモリの１つであるという理由
で正当化される。

これらの効果的に必要とされる位置を超える８に位置は
、それ故、他の機能を実施するのに用いられ得る。

第５図において、高速メモリ１４０は再び、集積回路Ｈ
Ｍ６７ＢＢ−５０によって実施され、このメモリシステ
ムのアーキテクチュアは、第１図のアーキテクチュアと
は異なる。以下にその詳細をあげる。

一チャネル５は、５状態ドライバ４０を通して高速メモ
リ１４０のアドレス入力に接続されており、高速メモリ
１４０は、タイミング及び制御論理２６によって発生さ
れた信号Ｒ／Ｗを第１４人力に受ける。この信号は、そ
の論理レベルによって、メモリモジュールによって実施
されるオペレーションが書込み又は読出しオペレーショ
ンであるかを指示する。

一参照数字５を有する高速メモリ１４０の幾つかのデー
タ出力は、チャネル４１全通してメモリセクション１６
のデータ入力に接続されている。

−１つの出力は、３状態ドライバ４２を通してパリティ
−エラー・リード６に接続されている。

このシステムのえペレーションは非常に簡単である。

モジュール１１０への書込みオペレーションの場合、モ
ジュールは、チャネル４．６状態ドライバ２２及びチャ
ネル２８を経由してアドレス指定される。

同時に、書き込まれるべきデータが、チャネル５．６状
態ゲート２５及びチャネル２９を経由してセクション１
５に入力される。

書き込まれるべきデータもまた。関連のパリティ検査ピ
ットと共に、チャネル５及び６状態ドライバ４０を経由
して高速メモリ１４０のアドレス入力に進められる。

書込みオペレーションを指示するＲ／Ｗ信号は。

更にアドレスピットを提供する。

第２図のＦＲＯＭｌ　７Ａの場合と同じように。

この高速メモリは、受けられたデータが関連のパリティ
検査ビットと一致しない場合、受けられたアドレスに関
連する５ＥＣ−ＤＥＤコード及びパリティ・エラー信号
を出力に発生するように作動する。

この誤まり信号はリード６に６状態ドライバ４２を経由
して置かれ、５ＥＣ−ＤＥＤコードは。

チャネル４１を経由してメモリ１１０のセクション１６
への入力に供給される。

書込みオペレーションの場合、このシステムは第１図の
システムと同様に作動する。

第１図、第２図及び第６図において最小のアドレス指定
ユニットである８ビット並行を有するメモリシステムに
ついて言及されてきている。

しかしながら、既に述べたように、このメモリシステム
は、８ピツトよシ大きい並行性１例えば１６．３２．６
４ビツトの並行性を有し得ることが明白である。

この場合、メモリシステムは、各々がパリティ制御、５
ＥＣ−ＤＥＤコード発生、誤まシ検出及び訂正のだめの
その関連の装置を有し、各々が８ビット並行性を有する
複数のメモリシステムとして考えられ得る。

【図面の簡単な説明】

第１図は１本発明に係るメモリシステムの第１の好まし
い形の実施例のブロック図。 第２図は１本発明に係るメモリシステムの第２の形の実
施例のブロック図。 第６図は１本発明に係るメモリシステムの第６の形の実
施例のブロック図。 １・・・メモリ、２・・・ＣＰＵ、１１・・・６状態ゲ
ート２１６・・・パリティ検査ピット発生器、１４・・
・パリティ検査ネットワーク、１７・・・ＰＲＯＭ、２
０・・・パリティ検査ビット、２１・・・誤まりラッチ
ングレジスタ、２２，２３．２４・・・単一方向３状態
レシーバ、２５・・・双方向６状態ゲート、２６・・・
タイミング制御論理、１１０・・・メモリモジュール、
１４０・・・読出し／書込みメモリ。 （外４名り

Claims (1)

1. 【特許請求の範囲】 １）メモリシステム及び関連の誤まり検出及び訂正装置
   において、第１情報２進コード及び上記情報に関連する
   第２誤まり検出及び訂正２進コードを各メモリアドレス
   に記憶するためのアドレス入力及びデータ入力、及び各
   アドレスにおける上記モジュールから記憶誤まりの存在
   しない際に上記第１及び第２の２進コードにそれぞれ一
   致する第３及び第４の２進コードを読み出すためのデー
   タ出力を有するメモリモジュールであって上記第１及び
   第２コードが上記モジュールへの入力として与えられて
   いるメモリモジュール、及び上記データ出力に接続され
   ているアドレス入力を有し且つ読出し出力を有する高速
   メモリであって、上記第３及び第４コードによって定め
   られる各アドレスに対して上記読出し出力に第５及び第
   ６の２進コードを出力として与えるような情報セットで
   あり、上記第５コードが記憶誤まりが存在しないで且つ
   訂正可能誤まりが存在する場合に上記第１コードと一致
   し、上記第６コードが場合に応じて、記憶誤まりの存在
   しないこと、上記第３コードにおける訂正可能誤まりの
   存在あるいは訂正不能誤まりの上記第３コードにおける
   存在を示すような情報セットを含む高速メモリを含むこ
   とを特徴とするメモリシステム及び関連の誤まり検出及
   び訂正装置。 ２）上記高速メモリのアドレス入力が更に、上記第１コ
   ード及び上記第１コードに関連するパリティ検査ビット
   を受けるための入力チャネルに接続されており且つ上記
   の読み出された出力のサブセットが上記メモリモジュー
   ルのデータ入力のサブセットに接続されており且つ上記
   高速メモリの別のアドレス入力が上記モジュールの読出
   し／書込みオペレーションを示す信号を受け、上記高速
   メモリが、上記アドレス指定入力に入力として受けられ
   た各第１の２進コードに対して且つ上記の別のアドレス
   入力が書込みオペレーションを示す上記信号を受けた時
   、上記高速メモリが上記出力サブセットに上記第２誤ま
   り検出及び訂正２進コードを且つ上記の他方の読み出さ
   れた出力の中の１つの出力に、上記の第１の２進コード
   において検出されたパリティ・エラー／無パリティ・エ
   ラーを示す２進信号を出力として与えるような情報を含
   むことを特徴とする請求項１に記載のメモリシステム及
   び関連の誤まり検出及び訂正装置。 ３）上記モジュールの上記データ入力は、第１及び第２
   入力サブセットを含み且つ更に、 上記第１の２進コードを上記モジュールへの入力として
   与えるために上記第１サブセットに接続されているデー
   タ入力チャネル、及び 上記入力チャネルに接続されているアドレス入力及び上
   記第２サブセットに接続されているデータ出力を有する
   第２高速メモリであって、上記アドレス入力において受
   けられた各第１の２進コードに対して上記第２誤まり検
   出及び訂正コードを出力として与えるような情報を含ん
   でいる第２高速メモリ を含むことを特徴とする請求項１に記載のメモリシステ
   ム及び関連の誤まり検出及び訂正装置。 ４）上記第２高速メモリが、上記第２サブセットに接続
   されている上記データ出力に加えて第２信号出力を且つ
   上記第１の２進コードに関連するパリティ検査ビットを
   受けるための上記入力チャネルに接続されている上記ア
   ドレス入力に加えて第２アドレス入力を有し、上記第２
   高速メモリが、上記アドレス入力において受けられた各
   第１の２進コードに対して、上記第２信号出力に、パリ
   ティ・エラーを示す２進信号を上記第２アドレス入力に
   おいて受け取られたパリティ検査ビットの関数として出
   力に与えるような情報を含むことを特徴とする請求項２
   に記載のメモリシステム及び関連の誤まり検出及び訂正
   装置。