JPS5913372A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体基体の一方の最外層が短冊状に複数個に
分割されたトランジスタやゲートターンオフサイリスク
などの半導体装ＩＲＫ係り、特に、分割された複数個の
各領域に低抵抗接触した主電極の構造に関するものであ
る。

トランジスタやゲートターンオフサイリスク（以下、Ｇ
ＴＯと略記）などの半導体基体は一対の主表面間に隣接
相互で導電型が異なる少なくとも３個の半導体層を有し
、その一方の最外層とこの層に隣接する中間層は上記主
表面の一方に露出し、上記一方の最外層は短冊状に複数
＋ＩＭ］に分割されて上記中間層によって取囲寸れ、上
記一方の最外層の分割された各領域上に一方の主電極が
低抵多い。

このような構成の半導体基体は、各領域とこの各領域を
他方の主表面側に投影した区域に妨する他の半導体層の
各領域で単位トランジスタあるいは単位Ｇ　Ｔ　Ｏが形
成されていると考えることができる。即ち、１個の半導
体基体には複数の単位ｌ・ランジスタあるいは単位ＧＴ
Ｏが存在すると云いＮ−えることができる。

一方の最外層の各領域上の各主電極は最終的には１個の
外部主電極に接続されるが、製作プロセスの途上で、１
個の単位トランジスタあるいは単位ＧＴＯに不良がある
と、半導体装置全体が不良品と評価される。そこで一般
には、不良を起している単位トランジスタあるいは単位
Ｇ　Ｔ　Ｏにおける各主電極をトリミングし、絶縁処理
を施して、外部主電極と接続させないようにすると、そ
の半導体基体はその区域が不活性状態となって不良部分
が除去された形となシ、半導体装置全体とし、て良品と
評価される。

バイトを利用して、不良部分の主電極をトリミングする
方法を本出願人は特開昭５６−５１８６７号（特願昭５
４−１２７９６６号）公報において扶案している。

このバイトトリミング法では、バイトを半導体基体上の
半導体酸化膜上に当接して、主電極を切削する。従って
、半導体基体に各単位トランジスタあるいは単位ＧＴＯ
が稠密に配置、されている場合に、バイトが、半導体基
体や他の電極を傷付ける恐れなどがあるため、トリミン
グ作業を慎重に行う必要があり、作業性が悪かった。

それゆえ、本発明の目的は、バイトトリミングを容易に
行い得る電極構造の半導体装置を捉供するにある。

上記目的を達成する本発明の特徴とするところは、半導
体基体を一方の主表面上からみた場合における一方の最
外層の分割された短冊状の各領域ｑ叛 の外部と各領域にそれぞれ低抵抗接融している各家 主電極の外部との間隔は、短冊状の各領域の長手方向に
おいては各主室（ａをトリミングするためのバイトを装
着し、あるいは脱着するに充分な長さを有していること
にある。

以下、本発明を図面に示す実施例証従って説明する。

第１図は本発明の一実施例になるＧＴＯの半導体基体の
カソード側パターンを示している。

同図において、シリコン基体１は円形で、短冊状に分割
された複数のｎエミツタ層の各領域２は放射状で同心３
重に配置されているー。ｐペース層３は各ｎエミツタ層
領域２を取囲んでいる。

第２図は第１図のＡ部を拡大して示しており、第３図は
第２図の１−１切断繍にト１）つた断面図である。

両図に示すように、シリコン基体１は、ｎエミツタ層の
各領域２、ｐべ−ｙ、Ｉｉ３、ｌｌｌペラ層４そしてｎ
エミツタ層５から構成されている。

カソード側表面１ａはエッチダウンされており、ｎエミ
ツタ層の各領域２とｐベース）θ３が作ルｐｎ接合はエ
ッチダウンされた側面に露出し、所謂メサ構造となって
いる。ｎエミツタ層の各領域２には主１！極としてのカ
ソード１１工極６が１氏抵抗接触し、ｐベース層３のエ
ッチダウンされた底部には開開電極であるゲート電極７
が１氏抵抗接触し、各領域２を取囲んでいる。アノード
側表面１ｂにはｎエミツタ層５が露出し、主電極として
のアノード電極８が低抵抗接触している。カソード側表
面１ａの露出８賃はシリコン酸化膜９で覆われている。

第２図では、本発明の特徴が充分示されている。

即ち、各領域２の外縁とカソード電極６の外縁の間隔は
各領域２の長手方向において、トリミング用のバイトを
装脱着するのに充分な長さが確保されている。

第３図あるいは第４図に矢印にて示すように、バイト１
０は短冊状の各領域の長手方向に、駆動される。この時
、シリコン酸化膜９は各カソード１１工極６の切削用を
決ると共に、バイト１０が直接シリコン基体１、特に、
各領域２に当接しないようにしている。

第３図において、左側のパイ）１０は装着時の状態にあ
り、右側のバイト１０は脱着時の状態にある。装着時に
は、バイト１０を正確に各カソード電極６に当接させる
ことができ、また、脱着時には所定の速度をもって移動
されるバイト１０をその切削終了時点で各領域２上のシ
リコン酸化膜上に位置させることができるため、バイ１
−１０が装脱着時にゲート電極７やシリコン酸化膜９を
介してシリコン基体１を協付けたりあるいは破損するこ
とはない。

従来装置では、各領域２の外縁とカソード電極６の外縁
の間隔は極端に狭く、長手方向と直角方向における円外
縁間の長さ程度であったため、シリコン基体１やゲート
電極７を傷付け、あるいは破損し易く、作業性が極めて
低下していた。

本発明によれば、装脱着時にバイト１０を確実に所定位
置に配置させることができるので、作業性はよく、また
、作業者に高度な熟練を要求砦ない。

従って、確実にトリミング作業を行うことが可能であり
、トリミングされた部分は不活性化させて、シリコン基
体１をＧＴＯとして利用できる。

即ち、第３図で右企すのバイト１０は脱着状態にあるが
、点線はバイト１０によυ切削されたカソード電極を示
しており、６ａは切削されずに残ったカソード電極部分
である。ここに絶縁性樹脂を塗布すれば、例えば、他の
カソード電極６に図示してい栓いハウジングの外部主電
極と圧接させ、あるいはろう付する場合、電極部分６ａ
は絶縁性樹脂のために外部主電極と接続されず、トリミ
ングされた部分は電圧が印加されず、不活性化されるの
である。

本発明は上記実施例のＧ　’１’　０に限らず、下記の
実施態様を自由な組み合せにおいて採り得る。

（１）、カンード側表面１ａが平坦で、ｎエミツタ層の
各領域２とｎベース層３が形成するｐ　ＩＩ接合が平坦
な主表面１ａに露出するプレーナ構造となっているもの
。

（２）ｎエミツタ層の各領域２は放射状あるいは同心多
重に配置されていないもの。

（３）　　シリコン基体１が円形でないもの。

（４）アノード電極８が１１ベースｊ−４にも低抵抗接
触している所謂ｐエミッタ層短絡型のＧＴＯ。

（５）　　シリコン基体１が３層構成でトランジスタ動
作を行うもの。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＧ’［”０のシリコン
基体のカンード側平面図、第２図は第１図のＡ部を拡大
して示す図、第３図は第２図の１−１切断線に沿った断
面図、第４図はバイトトリミング状態を部分的に示す斜
視図である。 １・・・シリコン基体、２・・・ｎエミツタ層の各領域
、３・・・ｎベース層、４・・・ｎベース層、５・・・
ｐエミツタ層、６・・・カソード電極、７・・・ゲート
電極、８・・・アノード電極、９・・・シリコン酸化膜
、１０・・・バイト。 第　ｌ　　日 奉　２　日 革　３　日　　７゜ ／ｌ）　　　　　　　　　？５ 第　４　口

Claims (1)

【特許請求の範囲】
1. １、半導体基体がその一対の主表面間に隣接相互で導電
   型が異なる少なくとも３個の半導体層を有し、一方の最
   外層とこの層に隣接する中間層は上記主表面の一方に露
   出し、上記一方の最外層は短冊状に複数個に分割されて
   上記中間層によって取囲まれており３、上記一方の最外
   層の分割された各領域上に主電極がそれぞれ低抵抗接触
   し、上記中間層上に上記各領域を取囲む−うに制御電極
   が抵抵抗接触している半導体装置において、半導体基体
   を一方の主表面上からみた場合における上記各領域の外
   縁と各領域にそれぞれ低抵抗接触している各主電極の外
   縁との間隔は、短冊状の上記各領域の長手方向において
   は各主電極をトリミングするためのバイトを装置し、あ
   るいは脱着するに充分な長さを有していることを特徴と
   する半導体装置。