JPS6358376B2 - - Google Patents
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- JPS6358376B2 JPS6358376B2 JP55119810A JP11981080A JPS6358376B2 JP S6358376 B2 JPS6358376 B2 JP S6358376B2 JP 55119810 A JP55119810 A JP 55119810A JP 11981080 A JP11981080 A JP 11981080A JP S6358376 B2 JPS6358376 B2 JP S6358376B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/482—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes for individual devices provided for in groups H10D8/00 - H10D48/00, e.g. for power transistors
- H10W20/484—Interconnections having extended contours, e.g. pads having mesh shape or interconnections comprising connected parallel stripes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/281—Base electrodes for bipolar transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/291—Gate electrodes for thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
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- Thyristors (AREA)
- Die Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、制御電極と一方の主電極間に印加す
る制御信号によつて一対の主電極間をオン及びオ
フすることのできる半導体装置の、電極構造の改
良に関するものである。
る制御信号によつて一対の主電極間をオン及びオ
フすることのできる半導体装置の、電極構造の改
良に関するものである。
負荷電流を制御信号に応じてオン、オフするた
めの半導体装置には、トランジスタやゲートター
ンオフサイリスタ（以下GTOと略記する）、電界
効果サイリスタなどが知られている。本発明は、
これらのいずれにも適用できるので、以下では
GTOを例にとつて説明する。
めの半導体装置には、トランジスタやゲートター
ンオフサイリスタ（以下GTOと略記する）、電界
効果サイリスタなどが知られている。本発明は、
これらのいずれにも適用できるので、以下では
GTOを例にとつて説明する。
第１図に、従来の一般的な電力用GTOの構造
図を示す。ａは、GTO基体の平面図であり、ｂ
は、GTO基体を封入した状態でのパツケージの
断面図である。
図を示す。ａは、GTO基体の平面図であり、ｂ
は、GTO基体を封入した状態でのパツケージの
断面図である。
図で基体１は、ｐエミツタ２、ｎベース３、ｐ
ベース４、ｎエミツタ５、ｎエミツタ５にオーミ
ツク接続する一方の主電極であるカソード電極
６、ｎエミツタ５の露出面と同じ側の表面に露出
したｐベース４にオーミツク接続する制御電極で
あるゲート電極７、ｐエミツタ２にオーミツク接
続した他方の主電極であるアノード電極板８から
成る。ｎエミツタ５およびｐエミツタ２が一対の
主電極領域、ｐベース４が制御電極領域である。
ベース４、ｎエミツタ５、ｎエミツタ５にオーミ
ツク接続する一方の主電極であるカソード電極
６、ｎエミツタ５の露出面と同じ側の表面に露出
したｐベース４にオーミツク接続する制御電極で
あるゲート電極７、ｐエミツタ２にオーミツク接
続した他方の主電極であるアノード電極板８から
成る。ｎエミツタ５およびｐエミツタ２が一対の
主電極領域、ｐベース４が制御電極領域である。
ｎエミツタ５の配置は一般に、多数個の細長い
ｎエミツタがゲート電極によつて取り囲まれるよ
うになつている。ｎエミツタ５を含むpnpnの４
層積層領域が動作領域、動作領域に隣接するpnp
の３層積層領域が制御領域である。
ｎエミツタがゲート電極によつて取り囲まれるよ
うになつている。ｎエミツタ５を含むpnpnの４
層積層領域が動作領域、動作領域に隣接するpnp
の３層積層領域が制御領域である。
以上のような配置にするのは、大きな負荷電流
を効率揚くターンオフするためである。即ち、細
長いエミツタをゲート電極が取り囲むことで、エ
ミツタ内でゲートから最も遠い領域とゲートとの
距離を近くし、ゲート電極からのターンオフ信号
が動作領域全体に有効に働くようにすると共に、
このようなｎエミツタを多数個配して全体の動作
領域を大きくし、素子の電流容量を大きくする。
第１図ではｎエミツタが基体中心から放射状に配
置されている。
を効率揚くターンオフするためである。即ち、細
長いエミツタをゲート電極が取り囲むことで、エ
ミツタ内でゲートから最も遠い領域とゲートとの
距離を近くし、ゲート電極からのターンオフ信号
が動作領域全体に有効に働くようにすると共に、
このようなｎエミツタを多数個配して全体の動作
領域を大きくし、素子の電流容量を大きくする。
第１図ではｎエミツタが基体中心から放射状に配
置されている。
前記従来装置においては、GTO基体１の上に
は、第１図ｂに示すように、カソード電極板１０
がカソード電極６にオーミツク接触するようにの
けられ、各ｎエミツタ５からの負荷電流を集め
る。また、ゲート電極７には、中央部分１１３に
おいてゲートリード線１１がばね１１１及び絶縁
体１１２を介して加圧接触され、このゲートリー
ド線１１を通して、GTO基体１にオン、オフの
制御信号が付与される。
は、第１図ｂに示すように、カソード電極板１０
がカソード電極６にオーミツク接触するようにの
けられ、各ｎエミツタ５からの負荷電流を集め
る。また、ゲート電極７には、中央部分１１３に
おいてゲートリード線１１がばね１１１及び絶縁
体１１２を介して加圧接触され、このゲートリー
ド線１１を通して、GTO基体１にオン、オフの
制御信号が付与される。
この場合、ゲート電極７は通常蒸着法によつて
形成され、厚さが５〜10μｍ程度と薄いので、そ
の基体の主表面に沿う方向の抵抗が大きくなる。
したがつて、ゲートリード線１１に、カソード電
極６に対して負の電圧を印加することによりオフ
信号を付与したとき、ゲート電極７を基体の主表
面に沿う方向に流れる電流によつて、ゲート電極
７の内部にその方向に電圧降下が生じる。
形成され、厚さが５〜10μｍ程度と薄いので、そ
の基体の主表面に沿う方向の抵抗が大きくなる。
したがつて、ゲートリード線１１に、カソード電
極６に対して負の電圧を印加することによりオフ
信号を付与したとき、ゲート電極７を基体の主表
面に沿う方向に流れる電流によつて、ゲート電極
７の内部にその方向に電圧降下が生じる。
この電圧降下の結果、ゲート電極７内の電位分
布は、ゲートリード線１１に近い部分ではカソー
ド電極との電位差が大きく、遠い領域では電位差
が小さくなる。このため、従来のGTOにおいて
は、ゲートリード線１１の接触部１１３に近い動
作領域に対してはオフ信号が強いが、接触部１１
３から遠い動作領域に対してはオフ信号が弱くな
り、各動作領域のターンオフ動作が不均一になる
という欠点があつた。
布は、ゲートリード線１１に近い部分ではカソー
ド電極との電位差が大きく、遠い領域では電位差
が小さくなる。このため、従来のGTOにおいて
は、ゲートリード線１１の接触部１１３に近い動
作領域に対してはオフ信号が強いが、接触部１１
３から遠い動作領域に対してはオフ信号が弱くな
り、各動作領域のターンオフ動作が不均一になる
という欠点があつた。
ターンオフ動作が不均一であると、GTOのタ
ーンオフ時に、ターンオフの遅い動作領域に負荷
電流が集中する。このため、GTOが破壊せずに
オフすることのできる最大負荷電流（最大可制御
電流）は、各動作領域のターンオフ動作が均一な
場合に比べて小さくなる。
ーンオフ時に、ターンオフの遅い動作領域に負荷
電流が集中する。このため、GTOが破壊せずに
オフすることのできる最大負荷電流（最大可制御
電流）は、各動作領域のターンオフ動作が均一な
場合に比べて小さくなる。
具体的例をあげれば、均一動作が実現できれば
約800Aの電流をしや断できるはずのものが、ゲ
ート動作の不均一によつて400A程度に低下する
ことも経験された。
約800Aの電流をしや断できるはずのものが、ゲ
ート動作の不均一によつて400A程度に低下する
ことも経験された。
本発明は上述の欠点に鑑みてなされたものであ
り、各動作領域の動作が均一になり、最大可制御
電流が大きくなるような新規な構造を有する半導
体開閉装置を提供することを目的とする。
り、各動作領域の動作が均一になり、最大可制御
電流が大きくなるような新規な構造を有する半導
体開閉装置を提供することを目的とする。
この目的を達成するために本発明の特徴とする
ところは、半導体基体の一方の主表面に露出した
制御電極領域上に形成された制御電極とこの制御
電極に連なる外部電極とが電気的に接続する部分
（制御電極接触部と称する）が環状であり、この
環状部の両側に複数に分割された一方の主電極領
域が配列されるようにした点にある。
ところは、半導体基体の一方の主表面に露出した
制御電極領域上に形成された制御電極とこの制御
電極に連なる外部電極とが電気的に接続する部分
（制御電極接触部と称する）が環状であり、この
環状部の両側に複数に分割された一方の主電極領
域が配列されるようにした点にある。
本発明によれば、複数に分割された一方の主電
極領域と制御電極接触部とが電気的に均一な関係
に配置される。そのために、一方の主電極と制御
電極間に加えられる制御信号が一方の主電極領域
の各部に均一に加えられ、ターンオフ動作あるい
はターンオフ動作が均一に行なわれるのである。
極領域と制御電極接触部とが電気的に均一な関係
に配置される。そのために、一方の主電極と制御
電極間に加えられる制御信号が一方の主電極領域
の各部に均一に加えられ、ターンオフ動作あるい
はターンオフ動作が均一に行なわれるのである。
以下、本発明を具体的な実施例をもとに詳述す
る。第２図は本発明の一実施例の一部断面鳥瞰図
であり、半導体基体がパツケージに組み込まれた
状態を示す。第２図で第１図と同等な部分は第１
図におけると同じ符号で示す。
る。第２図は本発明の一実施例の一部断面鳥瞰図
であり、半導体基体がパツケージに組み込まれた
状態を示す。第２図で第１図と同等な部分は第１
図におけると同じ符号で示す。
第２図において、半導体基体１のｎエミツタ５
は幅約0.2mm、長さ約５mmの長方形状をなして、
隣接するｐベース４の表面より約30μｍだけ突出
しており、その表面に厚さ約10μｍのAl蒸着膜か
らなるカソード電極６がオーミツク接触されてい
る。このような形状、構造のｎエミツタ５が円板
状の基体１の表面部分に、第１図と同様に、二重
の放射状に配列され、合計150本以上形成されて
いる。
は幅約0.2mm、長さ約５mmの長方形状をなして、
隣接するｐベース４の表面より約30μｍだけ突出
しており、その表面に厚さ約10μｍのAl蒸着膜か
らなるカソード電極６がオーミツク接触されてい
る。このような形状、構造のｎエミツタ５が円板
状の基体１の表面部分に、第１図と同様に、二重
の放射状に配列され、合計150本以上形成されて
いる。
前記のようなｎエミツタ５の周辺を囲んで、厚
さ約10μｍのAl蒸着膜からなるゲート電極７が基
体表面のｐベース４の露出部にオーミツク接触さ
れている。ｐベースの一部はｎエミツタと同じ高
さに突出されて形成されており、電極７は、ｐベ
ース４の突出した部分４０の表面部分にも連続し
ており、この部分において、環状のゲート電極板
１０２に加圧接触されている。
さ約10μｍのAl蒸着膜からなるゲート電極７が基
体表面のｐベース４の露出部にオーミツク接触さ
れている。ｐベースの一部はｎエミツタと同じ高
さに突出されて形成されており、電極７は、ｐベ
ース４の突出した部分４０の表面部分にも連続し
ており、この部分において、環状のゲート電極板
１０２に加圧接触されている。
このｐベース層の突出した部分４０は、放射状
に二重配列されたｎエミツタ５の二重配列の中間
部分にリング状に設けられている。そしてすべて
のｎエミツタ５はゲート電極板に対して略等しい
距離関係にて配置されている。
に二重配列されたｎエミツタ５の二重配列の中間
部分にリング状に設けられている。そしてすべて
のｎエミツタ５はゲート電極板に対して略等しい
距離関係にて配置されている。
また、ｐベース層の突出した部分４０の表面の
高さは、実質上ｎエミツタ５のそれと同じに構成
されている。それゆえに、ゲート電極板１０２お
よびカソード電極板１０１が合体されてなる一体
化電極１００と半導体基体１とが加圧接触された
とき、両者はｎエミツタ５とｐベースの突出した
部分４０とで等しく接触するようになつている。
高さは、実質上ｎエミツタ５のそれと同じに構成
されている。それゆえに、ゲート電極板１０２お
よびカソード電極板１０１が合体されてなる一体
化電極１００と半導体基体１とが加圧接触された
とき、両者はｎエミツタ５とｐベースの突出した
部分４０とで等しく接触するようになつている。
次に、カソード電極板１０１は厚さ約３mmの
M0円板よりなるが、このM0円板１０１の中に同
じM0材からなるリング状のゲート（以下ゲート
リングと呼ぶ）１０２が表面を露出した状態で埋
込まれ、一体化されている。ゲートリング１０２
とカソード電極板１０１とは、絶縁物体１０３を
介して電気的に完全な絶縁が図られている。この
実施例では絶縁物として低融点低膨張ガラスが使
われている。
M0円板よりなるが、このM0円板１０１の中に同
じM0材からなるリング状のゲート（以下ゲート
リングと呼ぶ）１０２が表面を露出した状態で埋
込まれ、一体化されている。ゲートリング１０２
とカソード電極板１０１とは、絶縁物体１０３を
介して電気的に完全な絶縁が図られている。この
実施例では絶縁物として低融点低膨張ガラスが使
われている。
ゲートリング１０２の幅は約１mm、厚さは約１
mmであり、リングに沿つて電気抵抗は0.001Ω以
下と極めて小さい。また、このゲートリング１０
２には、ゲート信号を導入する外部ゲート端子と
の電気的連結をはたす目的でゲートリード１０４
が、低抵抗接触されている。このゲートリード１
０４のゲートリング１０２に対する接触は本実施
例では１個所であるが、必要ならば複数個所で接
触させることもできる。ゲート抵抗を低減する意
味ではむしろ複数個所接触の方がより好ましい。
mmであり、リングに沿つて電気抵抗は0.001Ω以
下と極めて小さい。また、このゲートリング１０
２には、ゲート信号を導入する外部ゲート端子と
の電気的連結をはたす目的でゲートリード１０４
が、低抵抗接触されている。このゲートリード１
０４のゲートリング１０２に対する接触は本実施
例では１個所であるが、必要ならば複数個所で接
触させることもできる。ゲート抵抗を低減する意
味ではむしろ複数個所接触の方がより好ましい。
第３図は本実施例のGTO基体をカソード側主
表面から見た平面図を示す。上述のゲートリング
は第３図においてゲート電極７と、符号４０に示
されるリング状の部分で接触される。各カソード
電極６はこのリング状の部分の内側および外側の
両方にリング状の部分からの距離が等しくなるよ
うにかつ相互に等間隔で配置されている。
表面から見た平面図を示す。上述のゲートリング
は第３図においてゲート電極７と、符号４０に示
されるリング状の部分で接触される。各カソード
電極６はこのリング状の部分の内側および外側の
両方にリング状の部分からの距離が等しくなるよ
うにかつ相互に等間隔で配置されている。
本実施例のGTOのカソードおよびアノード電
極間に所定の電源および負荷を接続した状態で、
ターンオンさせるには、周知のように、カソード
およびゲート電極間にカソードが負となる所定の
電圧を印加する。また、ターンオフさせるには、
カソードおよびゲート電極間にカソードが正とな
る所定の電圧を印加する。本実施例によれば外部
ゲートリード１０４がゲート電極７に接触してい
るリング状の部分と各カソード領域との距離が短
くかつ等しいので、ターンオンおよびターンオフ
のための電圧が各カソード領域に低損失でかつ均
等に加えられる。例えばターンオフ時にゲート電
極を通つて引き出される全ゲート電流が300〜
500Aである場合、各カソード領域とゲートリー
ド間の電圧降下値の差を最大10ｍＶ以内にするこ
とができる。したがつて特にターンオフ時に、従
来GTOにおいて問題視されていた、特定のカソ
ード領域のターンオフが遅れてこのカソード領域
へ主電流が集中することを防止できる。その結
果、GTOの可制御電流、とりわけ過電圧あるい
は過電流等が印加されるような異常発生時におけ
る非くりかえしの最大可制御電流値を大幅に向上
できるという効果を有する。
極間に所定の電源および負荷を接続した状態で、
ターンオンさせるには、周知のように、カソード
およびゲート電極間にカソードが負となる所定の
電圧を印加する。また、ターンオフさせるには、
カソードおよびゲート電極間にカソードが正とな
る所定の電圧を印加する。本実施例によれば外部
ゲートリード１０４がゲート電極７に接触してい
るリング状の部分と各カソード領域との距離が短
くかつ等しいので、ターンオンおよびターンオフ
のための電圧が各カソード領域に低損失でかつ均
等に加えられる。例えばターンオフ時にゲート電
極を通つて引き出される全ゲート電流が300〜
500Aである場合、各カソード領域とゲートリー
ド間の電圧降下値の差を最大10ｍＶ以内にするこ
とができる。したがつて特にターンオフ時に、従
来GTOにおいて問題視されていた、特定のカソ
ード領域のターンオフが遅れてこのカソード領域
へ主電流が集中することを防止できる。その結
果、GTOの可制御電流、とりわけ過電圧あるい
は過電流等が印加されるような異常発生時におけ
る非くりかえしの最大可制御電流値を大幅に向上
できるという効果を有する。
次に、本実施例に特有の効果について説明す
る。本実施例では第２図に示すように、ゲート電
極７の制御電極接触部（ｐベースの突出した部分
４０の上面）とカソード電極６の高さを等しく
し、かつ一体化電極１００を用いている。一体化
電極板１００の少なくとも、ゲートリング１０２
及びカソード電極板１０１が露出している表面で
は、これらの電極板１０１，１０２が同一平面上
に露出するように、所定の精度で面仕上げがなさ
れている。そして、ｎエミツタ５と同じ高さのｐ
ベースの突出した部分４０の位置にゲートリング
１０２が対向するように、基体１と一体化電極板
１００が位置合せされる。
る。本実施例では第２図に示すように、ゲート電
極７の制御電極接触部（ｐベースの突出した部分
４０の上面）とカソード電極６の高さを等しく
し、かつ一体化電極１００を用いている。一体化
電極板１００の少なくとも、ゲートリング１０２
及びカソード電極板１０１が露出している表面で
は、これらの電極板１０１，１０２が同一平面上
に露出するように、所定の精度で面仕上げがなさ
れている。そして、ｎエミツタ５と同じ高さのｐ
ベースの突出した部分４０の位置にゲートリング
１０２が対向するように、基体１と一体化電極板
１００が位置合せされる。
このときの半導体基体と一体化電極の位置関係
を第４図に示す。第４図によれば、カソード電極
６とカソード電極板１０１の接触部およびゲート
電極７とゲートリング１０２の接触部が同一平面
にあり、カソード電極板１０１とゲートリング１
０２が絶縁物１０３で絶縁されていることがわか
る。
を第４図に示す。第４図によれば、カソード電極
６とカソード電極板１０１の接触部およびゲート
電極７とゲートリング１０２の接触部が同一平面
にあり、カソード電極板１０１とゲートリング１
０２が絶縁物１０３で絶縁されていることがわか
る。
電極板と半導体基体とを以上の構造とすれば、
カソード、ゲートのいずれにも偏よることがな
く、外部電極と半導体基体とをほぼ均等な荷重で
圧接でき、両者の間で良好なコンタクトが得られ
る。
カソード、ゲートのいずれにも偏よることがな
く、外部電極と半導体基体とをほぼ均等な荷重で
圧接でき、両者の間で良好なコンタクトが得られ
る。
本実施例の半導体基体１のpn接合の形成およ
び電極の形成は、当業者に周知の方法で作つたも
のであり、本発明の要部ではないので詳細は省略
する。但し、ｐベース４の突出した部分４０の形
成は、基体のカソード面にホトエツチング法にて
段差を付ける工程で行なつた。すなわち、ｎエミ
ツタ部分５とｐベースの突出した部分４０をマス
クで覆つてエツチングすることによつて、この両
者を同じ高さに突出させた。
び電極の形成は、当業者に周知の方法で作つたも
のであり、本発明の要部ではないので詳細は省略
する。但し、ｐベース４の突出した部分４０の形
成は、基体のカソード面にホトエツチング法にて
段差を付ける工程で行なつた。すなわち、ｎエミ
ツタ部分５とｐベースの突出した部分４０をマス
クで覆つてエツチングすることによつて、この両
者を同じ高さに突出させた。
第５図は、更に大容量のGTOに本発明を適用
した他の実施例を示す。この実施例では、ｎエミ
ツタの数は約100本に及び、その放射状配列は４
重になつており、カソード電極板１０１と一体化
されたゲートリング１０２が２重リング１０２Ａ
と１０２Ｂとで構成されているところが前述の実
施例と異なる。
した他の実施例を示す。この実施例では、ｎエミ
ツタの数は約100本に及び、その放射状配列は４
重になつており、カソード電極板１０１と一体化
されたゲートリング１０２が２重リング１０２Ａ
と１０２Ｂとで構成されているところが前述の実
施例と異なる。
この場合、ゲートリング１０２Ａ，１０２Ｂ相
互を低抵抗で連結することが必要である。このた
めに、第５図の一体化電極板１００の、ゲートリ
ング１０２Ａ，１０２Ｂが埋込まれた面と反対面
に切欠部１０５が設けられる。そして、前の実施
例と同様にゲートリード１０４が前記切欠部１０
５内に配置され、ゲートリング１０２Ａ，１０２
Ｂとそれぞれ溶接などで固着されている。本実施
例では、分割されたすべてのｎエミツタにおい
て、それを囲むゲート電極膜とリングゲート１０
２との間の電気抵抗の最大値が、半導体基体の大
小によらず、ほぼ一様となる。従つて、素子の最
大可制御電流は分割された個々のエミツタの最大
可制御電流をエミツタの本数分だけ乗じた値とな
る。例えば直径60mmの素子では2400Aであり、直
径80mmの素子で、エミツタの数が前者の２倍であ
る素子では、4800Aの最大可制御電流が得られ
る。
互を低抵抗で連結することが必要である。このた
めに、第５図の一体化電極板１００の、ゲートリ
ング１０２Ａ，１０２Ｂが埋込まれた面と反対面
に切欠部１０５が設けられる。そして、前の実施
例と同様にゲートリード１０４が前記切欠部１０
５内に配置され、ゲートリング１０２Ａ，１０２
Ｂとそれぞれ溶接などで固着されている。本実施
例では、分割されたすべてのｎエミツタにおい
て、それを囲むゲート電極膜とリングゲート１０
２との間の電気抵抗の最大値が、半導体基体の大
小によらず、ほぼ一様となる。従つて、素子の最
大可制御電流は分割された個々のエミツタの最大
可制御電流をエミツタの本数分だけ乗じた値とな
る。例えば直径60mmの素子では2400Aであり、直
径80mmの素子で、エミツタの数が前者の２倍であ
る素子では、4800Aの最大可制御電流が得られ
る。
以上、本発明を特定の実施例により説明した
が、本発明はこれらに限られることはない。例え
ば、ゲートリング、カソード電極板の金属材料は
M0に限ることはなく、Ｗ板あるいは、Cu−Ｃ複
合材料など、半導体基体と熱膨張係数が近く、良
電導体材料であればどんな材料でもよい。また、
ゲートリングとカソード電極板とを一体化する際
に両者間に介在させる絶縁物も、ガラス材に限ら
れることなく、ポリイミドフイルム、あるいはセ
ラミツクス材などのいずれでも、本発明の効果は
得られる。
が、本発明はこれらに限られることはない。例え
ば、ゲートリング、カソード電極板の金属材料は
M0に限ることはなく、Ｗ板あるいは、Cu−Ｃ複
合材料など、半導体基体と熱膨張係数が近く、良
電導体材料であればどんな材料でもよい。また、
ゲートリングとカソード電極板とを一体化する際
に両者間に介在させる絶縁物も、ガラス材に限ら
れることなく、ポリイミドフイルム、あるいはセ
ラミツクス材などのいずれでも、本発明の効果は
得られる。
また、上述の実施例で用いた一体化電極板のか
わりに、カソード電極板とゲートリングとを別々
に用いても良い。この場合、両者の絶縁は絶縁物
体を介して行つても良いし、両者を一定距離離間
させることで行つても良い。
わりに、カソード電極板とゲートリングとを別々
に用いても良い。この場合、両者の絶縁は絶縁物
体を介して行つても良いし、両者を一定距離離間
させることで行つても良い。
更に、ゲート電極の突出部とｎエミツタは必ず
しも同一平面上になくてもよい。この場合、一体
化電極板を用いるときはゲート電極板とカソード
電極板の高さを半導体基体とそれぞれ密着される
ように調整する必要がある。
しも同一平面上になくてもよい。この場合、一体
化電極板を用いるときはゲート電極板とカソード
電極板の高さを半導体基体とそれぞれ密着される
ように調整する必要がある。
以上、GTOを例にとつて本発明を説明したが、
本発明はGTOに限定されることはなく、パワー
トランジスタや静電誘導（電界効果）サイリス
タ、あるいは逆阻止サイリスタなど微細パターン
を有する半導体装置であれば、いずれにも適用で
きる。
本発明はGTOに限定されることはなく、パワー
トランジスタや静電誘導（電界効果）サイリス
タ、あるいは逆阻止サイリスタなど微細パターン
を有する半導体装置であれば、いずれにも適用で
きる。
以上詳細に説明したように、本発明によれば半
導体基体の一方の主表面に複数個配列された一方
の主電極領域に対して制御信号の波及をほぼ均一
にして各動作領域の動作を均一にすることが可能
になり、スイツチング破壊を引きおこすことな
く、大電力の制御が可能な半導体装置を得るのに
効果がある。
導体基体の一方の主表面に複数個配列された一方
の主電極領域に対して制御信号の波及をほぼ均一
にして各動作領域の動作を均一にすることが可能
になり、スイツチング破壊を引きおこすことな
く、大電力の制御が可能な半導体装置を得るのに
効果がある。
第１図ａは従来の電力用GTOサイリスタのカ
ソードパターンの一例を示す図、同図ｂはそのパ
ツケージ構成の一例を示す断面図、第２図は本発
明の一実施例の一部断面斜視図、第３図は第２図
に示す半導体基体のカソード側主表面の平面図、
第４図は第２図の部分拡大断面図、第５図ａは本
発明の他の実施例のカソードパターンを示す平面
図、同図ｂは一体化電極の一部断面斜視図であ
る。 １……半導体基体、４……ｐベース、５……ｎ
エミツタ、６……カソード電極、７……ゲート電
極、１００……一体化電極板、１０１……カソー
ド電極板、１０２……ゲートリング、１０３……
絶縁物体。
ソードパターンの一例を示す図、同図ｂはそのパ
ツケージ構成の一例を示す断面図、第２図は本発
明の一実施例の一部断面斜視図、第３図は第２図
に示す半導体基体のカソード側主表面の平面図、
第４図は第２図の部分拡大断面図、第５図ａは本
発明の他の実施例のカソードパターンを示す平面
図、同図ｂは一体化電極の一部断面斜視図であ
る。 １……半導体基体、４……ｐベース、５……ｎ
エミツタ、６……カソード電極、７……ゲート電
極、１００……一体化電極板、１０１……カソー
ド電極板、１０２……ゲートリング、１０３……
絶縁物体。
Claims (1)
- 【特許請求の範囲】 １ 一対の主表面を有し、一対の主表面間にｎエ
ミツタ層、Ｐベース層、ｎベース層及びＰエミツ
タ層の連続した４層を有し、一方の主表面にｎエ
ミツタ層及びＰベース層が露出し、他方の主表面
にＰエミツタ層が露出し、ｎエミツタ層はＰベー
ス層によつて相互に分離された複数個の細長い領
域からなり、これらの領域は一方の主表面におい
て放射状でかつ多重同心円状に配列されている半
導体基体と、 一方の主表面において、ｎエミツタ層の各領域
にそれぞれオーミツク接触する複数個のカソード
電極と、 一方の主表面においてｎエミツタ層の各領域を
包囲するようにＰベース層にオーミツク接触する
ゲート電極と、 他方の主表面においてＰエミツタ層にオーミツ
ク接触するアノード電極と、 複数個のカソード電極に電気的に接続される第
１の外部電極と、 ゲート電極に電気的に接続される第２の外部電
極と、 アノード電極に電気的に接続される第３の外部
電極と、を具備し、 第２の外部電極はｎエミツタ層の各領域の多重
同心円状配列の同心円間に位置し、そのゲート電
極と電気的に接続する部分が環状であることを特
徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11981080A JPS56131955A (en) | 1980-09-01 | 1980-09-01 | Semiconductor device |
| DE3134074A DE3134074C2 (de) | 1980-09-01 | 1981-08-28 | Halbleiterbauelement zum Steuern großer Ströme |
| US06/621,370 US4542398A (en) | 1980-09-01 | 1984-06-18 | Semiconductor devices of multi-emitter type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11981080A JPS56131955A (en) | 1980-09-01 | 1980-09-01 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3334580A Division JPS56130969A (en) | 1980-03-18 | 1980-03-18 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56131955A JPS56131955A (en) | 1981-10-15 |
| JPS6358376B2 true JPS6358376B2 (ja) | 1988-11-15 |
Family
ID=14770786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11981080A Granted JPS56131955A (en) | 1980-09-01 | 1980-09-01 | Semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4542398A (ja) |
| JP (1) | JPS56131955A (ja) |
| DE (1) | DE3134074C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694964A2 (en) | 1994-07-27 | 1996-01-31 | Hitachi, Ltd. | Semiconductor device and package structure therefor and power inverter having semiconductor device |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986260A (ja) * | 1982-11-10 | 1984-05-18 | Hitachi Ltd | ゲ−トタ−ンオフサイリスタ |
| EP0121068B1 (de) * | 1983-03-31 | 1988-01-13 | BBC Brown Boveri AG | Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung |
| DE3406537A1 (de) * | 1984-02-23 | 1985-08-29 | Brown, Boveri & Cie Ag, 6800 Mannheim | Anordnung eines leistungshalbleiterbauelementes auf einem isolierenden und mit leiterbahnen versehenen substrat |
| JPS60194565A (ja) * | 1984-03-15 | 1985-10-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPH065685B2 (ja) * | 1984-06-20 | 1994-01-19 | 株式会社日立製作所 | 加圧接触形半導体装置 |
| DE3424222A1 (de) * | 1984-06-30 | 1986-01-09 | Brown, Boveri & Cie Ag, 6800 Mannheim | Abschaltbarer thyristor |
| GB2162366B (en) * | 1984-07-24 | 1987-09-30 | Westinghouse Brake & Signal | Semiconductor device contact arrangements |
| JPS61113249A (ja) * | 1984-11-08 | 1986-05-31 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61189668A (ja) * | 1985-02-19 | 1986-08-23 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61208873A (ja) * | 1985-03-13 | 1986-09-17 | Res Dev Corp Of Japan | 圧接構造型両面ゲ−ト静電誘導サイリスタ |
| JPH0719784B2 (ja) * | 1985-10-02 | 1995-03-06 | 株式会社日立製作所 | 平形半導体装置 |
| JPH0666463B2 (ja) * | 1986-08-18 | 1994-08-24 | 三菱電機株式会社 | ゲ−トタ−ンオフサイリスタ装置 |
| EP0283588B1 (de) * | 1987-02-24 | 1993-10-06 | BBC Brown Boveri AG | Steuerbares Leistungs-Halbleiterbauelement |
| ATE73589T1 (de) * | 1988-01-26 | 1992-03-15 | Asea Brown Boveri | Hochleistungsschalter. |
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| DE69032084T2 (de) * | 1989-11-17 | 1998-07-16 | Toshiba Kawasaki Kk | Halbleiteranordnung mit zusammengesetzter Bipolar-MOS-Elementpille, geeignet für eine Druckkontaktstruktur |
| JPH0831606B2 (ja) * | 1989-11-17 | 1996-03-27 | 株式会社東芝 | 大電力用半導体装置 |
| DE4227063A1 (de) * | 1992-08-15 | 1994-02-17 | Abb Research Ltd | Abschaltbares Hochleistungs-Halbleiterbauelement |
| BE1007589A3 (nl) * | 1993-10-01 | 1995-08-16 | Philips Electronics Nv | Halfgeleiderinrichting met in mesa-structuur aangebracht halfgeleiderelement. |
| US6657239B1 (en) * | 1999-06-29 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Power-switching semiconductor device |
| JP5040234B2 (ja) * | 2006-09-26 | 2012-10-03 | 三菱電機株式会社 | 圧接型半導体装置 |
| CN104600101A (zh) * | 2015-02-03 | 2015-05-06 | 清华大学 | 一种集成门极换流晶闸管芯片的双门极接触环阴极面结构 |
| DE102018102234B4 (de) | 2018-02-01 | 2021-05-06 | Infineon Technologies Bipolar Gmbh & Co. Kg | Kurzschluss-Halbleiterbauelement |
| DE102019124695A1 (de) | 2019-08-01 | 2021-02-04 | Infineon Technologies Bipolar Gmbh & Co. Kg | Kurzschluss-Halbleiterbauelement und Verfahren zu dessen Betrieb |
| WO2021170537A1 (en) | 2020-02-25 | 2021-09-02 | Abb Power Grids Switzerland Ag | Integrated gate-commutated thyristor (igct) |
| EP4107783B1 (en) * | 2020-03-31 | 2023-12-20 | Hitachi Energy Ltd | Turn-off power semiconductor device with radial gate runners |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3619738A (en) * | 1969-10-13 | 1971-11-09 | Tokyo Shibaura Electric Co | Semiconductor device with improved connection to control electrode region |
| DE2103146A1 (de) * | 1970-01-26 | 1971-08-05 | Westinghouse Electric Corp | Mittels einer Gate Elektrode Steuer bares Schaltelement |
| US3609476A (en) * | 1970-06-26 | 1971-09-28 | Gen Electric | Interdigitated structures for gate turnoff thyristors and for transistors |
| US4079409A (en) * | 1973-11-27 | 1978-03-14 | Licentia Patent-Verwaltungs G.M.B.H. | Thyristor with pressure contacting |
| JPS51121259A (en) * | 1975-04-17 | 1976-10-23 | Agency Of Ind Science & Technol | Semiconductor device |
| JPS5737495Y2 (ja) * | 1975-06-24 | 1982-08-18 | ||
| JPS584815B2 (ja) * | 1976-04-27 | 1983-01-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
| FR2378354A1 (fr) * | 1977-01-19 | 1978-08-18 | Alsthom Atlantique | Procede de fabrication de semiconducteurs de puissance a contacts presses |
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| JPS603791B2 (ja) * | 1978-04-13 | 1985-01-30 | 株式会社東芝 | メサ型ゲ−トタ−ンオフサイリスタ |
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| US4352118A (en) * | 1979-03-02 | 1982-09-28 | Electric Power Research Institute, Inc. | Thyristor with segmented turn-on line for directing turn-on current |
| JPS55160437A (en) * | 1979-05-31 | 1980-12-13 | Hitachi Ltd | Semiconductor device |
| JPS5945233B2 (ja) * | 1979-08-01 | 1984-11-05 | 株式会社日立製作所 | 光点弧型半導体装置 |
-
1980
- 1980-09-01 JP JP11981080A patent/JPS56131955A/ja active Granted
-
1981
- 1981-08-28 DE DE3134074A patent/DE3134074C2/de not_active Expired
-
1984
- 1984-06-18 US US06/621,370 patent/US4542398A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694964A2 (en) | 1994-07-27 | 1996-01-31 | Hitachi, Ltd. | Semiconductor device and package structure therefor and power inverter having semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3134074A1 (de) | 1982-05-06 |
| DE3134074C2 (de) | 1986-08-21 |
| US4542398A (en) | 1985-09-17 |
| JPS56131955A (en) | 1981-10-15 |
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