JPS59135526A - デ−タ入力制御方式 - Google Patents

デ−タ入力制御方式

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Publication number
JPS59135526A
JPS59135526A JP959283A JP959283A JPS59135526A JP S59135526 A JPS59135526 A JP S59135526A JP 959283 A JP959283 A JP 959283A JP 959283 A JP959283 A JP 959283A JP S59135526 A JPS59135526 A JP S59135526A
Authority
JP
Japan
Prior art keywords
data
input
signal
data input
input control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP959283A
Other languages
English (en)
Inventor
Kunitoshi Otsuki
大月　邦俊
Yasuaki Fusejima
伏嶋　康昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP959283A priority Critical patent/JPS59135526A/ja
Publication of JPS59135526A publication Critical patent/JPS59135526A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ入力制御方式、特にマイクロプロセッサ
のデータ入力制御方式に関する。
従来、マイクロプロセッサシステムのデータ入力制御方
式にお−ては、データ入力機器からデータが入力したか
否かを示すデータ入力状態表示信号をマイクロプロセッ
サシステムのデータバスに出力するデータ入力制御装置
と前記データ入力状態表示信号を一定周期で定期的に読
み取るマイクロプロセッサユニットとで構成されており
、データ入力表示がある場合に前記マイクロプロセッサ
ユニットが前記データ入力制御装置からデータを入力し
ていた。
そのためマイクロプロセッサユニットにデータ入力状態
表示信号を読み取る周期よりも早い周期でデータが入力
された場合、マイクロプロセッサユニットはすべてのデ
ータを入力することが出来ないという欠点があった。
本発明はデータ入力機器から入力した入力データが確定
したことを示す信号をマイクロプロセッサユニットへの
割シ込み信号とし、前記入力データを割シ込み処理する
ことによシ上記欠点を除去し、データ入力機器からのす
べてのデ＝タヲマイク四プロセッサユニットへ入力出来
るようにした装置を提供するものである。
２本発明によるとデータ入力機器から入力したデータ及
び該データが確定したことを示す信号を出力する入力制
御装置と、前記信号を割り込み信号として入力し、前記
入力信号データを割シ込み処理するマイクロプロセッサ
ユニットとを含み、前記データ入力機器から送られてく
るすべてのデータを前記入力制御装置を介してマイクロ
プロセッサユニットに入力せしめることを特徴とするデ
ータ入力制御方式が得られる。
次に図面を参照し本発明の実施例について説明する。
第１図は本発明の一実施例を示すマイクロプロセッサシ
ステムのブロック図である。
第１図において、マイクロプロセッサシステムハ、マイ
クロプロセッサユニット１と、入力制御装置２のほか、
マイクロプロセッサシステムバス３と、信号線４と、デ
ータ入力機器５と。
データ伝送線６とから構成されている。
データ入力機器５は、データ伝送線６を経由して入力制
御装置２ヘデータを送出する。入力制御装置２は、受信
したデータが確定したことを示す信号を信号線４へ出力
する。マイクロプロセッサユニット１はこの信号を割り
込み信号として入力し、割り込み処理として入力制御装
置２からデータをマイクロプロセッサシステムバス３を
経由して入力する。
本発明は以上説明したように、データ入力機器からのデ
ータが確定したことを示す信号をマイクロプロセッサユ
ニットの割シ込み信号とし、前記入力データを割シ込み
処理することによシ。
データ入力機器からのすべてのデータをマイクロプロセ
ッサユニットへ入力出来るようにし、安定したデータ入
力制御を可能にする効果がある。
【図面の簡単な説明】
第１図は、本発明のデータ入力制御方式の一実施例を示
すブロック図である。 １・・・・・・マイクロプロセッサユニット、２・・・
・・入力制御装置、３・・・・・・マイクロプロセッサ
システムバス、４・・・・・・信号線、５・・・・・・
データ入力機器％　６・・・・・・データ伝送線。 朶１区

Claims (1)

    【特許請求の範囲】
  1. データ入力機器から入力したデータ及び該データが確定
    したことを示す信号を出力する入力制御装置と、前記信
    号を割シ込み信号として入力し前記入力データを割シ込
    み処理するマイクロプロセッサユニットとを含み、前記
    データ入力機器から送られてくるすべてのデータを前Ｂ
    己入力制御装置を介して前記マイクロプロセッサユニッ
    トに入力せしめることを特徴とするデータ入力制御方式
    。
JP959283A 1983-01-24 1983-01-24 デ−タ入力制御方式 Pending JPS59135526A (ja)

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JPS59135526A true JPS59135526A (ja) 1984-08-03

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