JPH0764868A - 記憶更新装置 - Google Patents

Abstract

(57)【要約】 【目的】 電気的に記憶内容が書き換え可能な不揮発性
記憶素子の記憶データを更新する記憶更新装置におい
て、この素子のデータ書き換え回数を低減する。 【構成】 ＣＰＵ３０がデータ読出しを要求している場
合、コントロール信号及びアドレス信号をそのままＥＥ
ＰＲＯＭ４０へ出力し、ＥＥＰＲＯＭ４０から出力され
たデータは双方向バッファ１２を介してＣＰＵ３０へ出
力する。ＣＰＵ３０がデータ書込みを要求している場
合、第一データラッチ回路１４に書込みすべきデータ、
第二データラッチ回路１６に書込みが要求されているア
ドレスに記憶されているデータをラッチし、その２つの
データを比較回路１８によりビット単位で比較する。こ
の比較結果が不一致であると判断されたときにのみＥＥ
ＰＲＯＭ４０にデータ書込み指示する。なお、好ましく
は、不一致のデータのみ書き換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に記憶内容が書
き換えられる不揮発性記憶素子、例えばＥＥＰＲＯＭ、
Ｆｌａｓｈ―ＲＯＭ、強誘電性メモリなど（以下、書換
可能不揮発性記憶素子という）の記憶データを更新する
記憶更新装置に関する。

【０００２】

【従来技術】従来より書換可能不揮発性記憶素子は、電
源が遮断された後にもその記憶内容を保持し続ける不揮
発性を有すると共に電気的にその記憶内容が書き換えで
きる柔軟性も兼ね備えており、広い分野で利用されてい
る。例えば、モデム、ファクシミリ、プリンタなどの動
作モード切り換え用の設定スイッチあるいはハードディ
スクなどの外部記憶素子の代用としてこれらの書換可能
不揮発性記憶素子を利用すれば、必要に応じてソフト的
にこれらの記憶データを更新することができ、かつ、電
力を遮断した後にもその記憶データを保持し続けること
ができる。

【０００３】もっとも、これらの書換可能不揮発性記憶
素子は、何らかの電気化学反応等を利用してデータの不
揮発的な記憶を実現している関係上、書換回数の制限が
厳しいものが多い。通常、１，０００〜１０，００００
回のデータ更新が限度であり、この点が、用途拡大に際
してのボトルネックとなっている。

【０００４】そこで、従来この制限を解消するため、必
要とする記憶容量よりも大きな記憶容量の書換可能不揮
発性記憶素子を用意し、一部分の記憶領域が書き換え寿
命に達した場合に、他の記憶領域を新規に利用するとい
った構成が採用されている。また、この他に、書換可能
不揮発性記憶素子とＳＲＡＭとを組み合わせ、機器の動
作持にはＳＲＡＭの記憶領域を専ら利用し、電源切断持
にＳＲＡＭの記憶データを書換可能不揮発性記憶素子へ
移して記憶データを保護する記憶更新装置も提案されて
いる。

【０００５】

【発明が解決しようとする課題】しかし、上記従来の記
憶更新装置では、真に機器が必要とする記憶容量よりも
大きな記憶容量の書換可能不揮発性記憶素子を用意した
り、別途ＳＲＡＭを必要とするなど無駄な記憶領域が必
要となり、コスト上昇や占有面積の増大を招いている。

【０００６】本発明の記憶更新装置は、こうした問題点
を解決し、真に機器が必要とするだけの記憶容量の書換
可能不揮発性記憶素子のみを利用してコストや占有面積
を抑さえ、かつ、見掛け上の書換可能不揮発性記憶素子
の記憶データ書き換え回数を巧みに延ばすことを目的と
してなされ、次の構成を採った。

【０００７】

【課題を解決するための手段】本発明の記憶更新装置
は、電気的に記憶内容が書き換え可能な不揮発性記憶素
子に対して、該不揮発性記憶素子の記憶するデータを更
新する記憶更新装置において、データバスを介して、前
記不揮発性記憶素子の所定アドレスに記憶すべきデータ
を受け取ったとき、前記不揮発性記憶素子へのデータの
書込に先立って該データを読み込む更新データ読込手段
と、前記不揮発性記憶素子の前記所定アドレスに記憶さ
れているデータを読み込む旧データ読込手段と、該旧デ
ータ読込手段にて読み込まれたデータと前記更新データ
読込手段にて読み込まれたデータとの一致を判断するデ
ータ比較手段と、該データ比較手段により前記更新デー
タと前記旧データとが不一致であると判断されたとき、
前記不揮発性記憶素子の前記所定アドレスに対して該不
一致のデータのみ書き込みを許可するデータ更新許可手
段とを備えることを要旨とする。

【０００８】

【作用】以上のように構成された本発明の記憶更新装置
では、データ比較手段において旧データ読込手段にて読
み込まれたデータと更新データ読込手段にて読み込まれ
たデータとの一致を判断し、これら２つのデータが不一
致であると判断されたとき、すなわち書換可能不揮発性
記憶素子の記憶データを更新しなければ使用者の欲する
記憶データが失われてしまうとき、データ更新許可手段
が作動して書換可能不揮発性記憶素子の所定アドレスに
対して、不一致のデータのみ書き込みを許可する。この
結果、許可されたデータのみが書き込まれる。

【０００９】

【実施例】以上説明した本発明の構成、作用を一層明ら
かにするために、以下本発明の記憶更新装置の好適な実
施例について説明する。図１は、実施例である記憶更新
装置１０を中心とした電気回路を示すブロック図であ
る。図示するごとく本実施例の記憶更新装置１０は、図
示しない機器を制御するために所定プログラムを実行す
るＣＰＵ３０と、このＣＰＵ３０からの要求に応えてデ
ータの読出し，書込みを実行する書換可能不揮発性記憶
素子（本実施例では、ビット単位で記憶データを更新す
ることができるＥＥＰＲＯＭ）４０との間に接続され
る。

【００１０】公知のごとくＣＰＵ３０は、ＥＥＰＲＯＭ
４０をコントロールする手順として、そのコントロール
ポートからコントロールバスを通じてデータの読み出し
あるいは書き込みの何れを要求しているか、そのアドレ
スポートからアドレスバスを通じてその要求しているＥ
ＥＰＲＯＭ４０の記憶領域（アドレス）は何処か、など
の情報を出力する。そしてＣＰＵ３０は、こうした情報
出力処理と所定タイミングを取りながらデータバスに接
続されるデータポートを通じてＥＥＰＲＯＭ４０からの
データを入力し、あるいはＥＥＰＲＯＭ４０へデータを
出力する。

【００１１】一方、ＥＥＰＲＯＭ４０は、コントロール
バス及びアドレスバスから上記情報が入力されたとき、
所定タイミングを取りながら読み出しあるいは書き込み
の指示に基づき指定されたアドレスのないようをそのデ
ータポートからデータバスへ出力したり、あるいはその
指定されたアドレスの内容をデータバスから入力される
データに書き換える。

【００１２】本実施例の記憶更新装置１０は図示するよ
うに、ＣＰＵ３０及びＥＥＰＲＯＭ４０の間に本来接続
されるデータバス，アドレスバス，コントロールバスを
分断するように接続されるものである。記憶更新装置１
０は、双方向バッファ１２，第一データラッチ回路１
４，第二データラッチ回路１６，比較回路１８および制
御回路２０から構成される。

【００１３】双方向バッファ１２は、上記データバスに
介在しデータの転送方向を決定する回路である。双方向
バッファ１２は、後述する制御回路２０から指示された
バッファ制御信号に基づき、ＣＰＵ３０側からのデータ
をＥＥＰＲＯＭ４０へ送り出し、あるいはＥＥＰＲＯＭ
４０側からのデータをＣＰＵ３０へ送り出す。

【００１４】２つのデータラッチ回路１４，１６は共
に、双方向バッファ１２とＥＥＰＲＯＭ４０とを結ぶデ
ータバスに接続され、後述する制御回路２０からのラッ
チ制御信号に基づいてデータバスとの間でデータの交換
を実行する。すなわち、第一データラッチ回路１４は、
制御回路２０の第一ラッチ制御ポートから出力されたラ
ッチ制御信号を受け取り、その制御信号に基づいて前記
データバスのデータをラッチし、そのラッチしたデータ
を再びデータバス及び後述する比較回路１８へ出力す
る。また第二データラッチ回路１６は、制御回路２０の
第二ラッチ制御ポートから出力されたラッチ制御信号を
受け取り、その制御信号に基づいて前記データバスのデ
ータをラッチし、そのデータを前記第一データラッチ回
路１４と同様に後述する比較回路１８へ出力する。

【００１５】比較回路１８は、前述のごとく２つのデー
タラッチ回路１４，１６から出力されるそれぞれのデー
タを入力し、２つのデータを比較してその比較結果を制
御回路２０の比較結果入力ポートへ出力する。ここで比
較回路１８にて実行されるデータ比較の単位は、少なく
ともＥＥＰＲＯＭ４０のデータ更新の単位であり、従っ
て本実施例の場合にはデータラッチ回路１４，１６から
入力されたデータは１ビット単位で比較される。また、
この比較回路１８から出力される比較結果は、この様な
ビット単位の比較により不一致が発見されたビットのア
ドレス情報である。

【００１６】制御回路２０は、前述のごとく双方向バッ
ファ１２、２つのデータラッチ回路１４，１６及び比較
回路１８に対して制御信号を出力し、実施例である記憶
更新装置１０の動作を司っている回路である。このため
制御回路２０は、ＣＰＵ３０とＥＥＰＲＯＭ４０とを連
絡する前記コントロールバス及びアドレスバスに介在
し、ＣＰＵ３０がＥＥＰＲＯＭ４０に対してデータの読
み出しあるいは書き込みの何れを要求しているかのコン
トロール情報及びその要求されているＥＥＰＲＯＭ４０
のアドレス情報を入力したり、実際にＥＥＰＲＯＭ４０
のコントロールポート及びアドレスポートに与える信号
を制御している。

【００１７】次に、この制御回路２０の処理について、
図２のフローチャートを参照しつつ説明する。なお、理
解の便を図って、以下ではソフトウェアとして制御回路
２０の動作を説明するが、同様の処理を純粋なハードウ
ェアにより実現することも容易である。ＣＰＵ３０の制
御開始と同時に、制御回路２０を初めとする記憶更新装
置１０の各構成回路も電源の供給を受けて作動を開始す
る。まず初めに制御回路２０は、ＣＰＵ３０側のコント
ロールバス，アドレスバスからデータを入力し（ステッ
プ１００）、ＣＰＵ３０から要求されているコントロー
ルの種別を判定する（ステップ１１０）。

【００１８】まず初めに、ステップ１１０にてコントロ
ールの種別がＥＥＰＲＯＭ４０からのデータ読出しであ
ると判断された場合について説明する。この場合には、
制御回路２０は、ＥＥＰＲＯＭ４０に対してステップ１
００にて入力したコントロール信号及びアドレス信号を
そのまま出力させ（ステップ２００）、あたかもＣＰＵ
３０からの各信号が直接ＥＥＰＲＯＭ４０へ出力された
かのごとく作動する。この処理によりＥＥＰＲＯＭ４０
は、アドレスポートに入力されたアドレス信号により特
定されるアドレスの内容をデータポートから出力する。

【００１９】次に制御回路２０は、上記のごとくしてＥ
ＥＰＲＯＭ４０から出力された所定アドレスのデータを
双方向バッファ１２に一旦入力させた後にこのデータを
ＣＰＵ３０へ出力し（ステップ２１０）、読み出しを要
求されたデータの出力が完了したことをコントロールバ
スを通じてＣＰＵ３０へ通知する（ステップ２２０）。
以上の処理により、ＣＰＵ３０からのデータ読み出し要
求に対応した処理を完了する。

【００２０】一方、ステップ１１０にてＣＰＵ３０がデ
ータ書込みを要求されていると判断した場合には、上記
処理に替えて次のような処理を実行する。

【００２１】まず、双方向バッファ１２をスルーにする
と共に、第一データラッチ回路１４に対してラッチ制御
信号を出力し、ＣＰＵ３０から出力されている書き込み
すべきデータ（以下、更新データという）をラッチさせ
る（ステップ３００）。そして、ＥＥＰＲＯＭ４０に対
し、読出し信号及び前記ステップ１００で入力されたア
ドレス信号を出力し（ステップ３１０）、ＣＰＵ３０が
データの書込み要求をしているアドレスに現時点で記憶
されているデータ（以下、旧データという）の出力を要
求する。このステップ３１０の処理によりＥＥＰＲＯＭ
４０のデータポートから旧データが出力されると制御回
路２０は、第二データラッチ回路１６へラッチ制御信号
を出力し、旧データを第二データラッチ回路１６にラッ
チさせる（ステップ３２０）。

【００２２】こうして第一データラッチ回路１４に更新
データ、第二データラッチ回路１６に旧データがラッチ
されると、２つのデータラッチ回路１４，１６はラッチ
したデータを比較回路１８へ出力するから、制御回路２
０は、比較回路１８の処理結果を比較結果入力ポートか
ら入力するデータの比較処理（ステップ３３０）を実行
する。

【００２３】続いて、比較結果入力ポートから入力され
た情報に基づき更新データと旧データとの比較結果を判
定し（ステップ３４０）、データが不一致であると判断
されたときには不一致アドレスへのデータの書込み処理
（ステップ３５０）を実行した後にＣＰＵ３０に対して
書込み処理が終了した旨をコントロールバスを通じて出
力し（ステップ３６０）、データが一致すると判断され
たときには前記ステップ３５０をパスして直ちに前記ス
テップ３６０を実行する。

【００２４】ここで、不一致アドレスへのデータ書込み
処理（ステップ３５０）とは、比較回路１８から出力さ
れたデータ不一致のアドレス情報にて特定されるアドレ
ス信号をＥＥＰＲＯＭ４０のアドレスポートへ出力し、
同じくＥＥＰＲＯＭ４０のコントロールポートへデータ
の書込み要求信号を出力し、かつ、第一データラッチ回
路１４から更新データをデータバスへ出力させる一連の
処理を所定タイミングを取りながら行なう処理である。

【００２５】以上のように構成される本実施例の記憶更
新装置１０は、次の効果を奏する。ＣＰＵ３０から図１
のシステム全体を見ると、ＥＥＰＲＯＭ４０との間に記
憶更新装置１０が介在して実際の信号の授受を行なって
いるにも拘わらず、ＥＥＰＲＯＭ４０に記憶されている
データの読出し、あるいはＥＥＰＲＯＭ４０へのデータ
の書込みは従来通り円滑に実行される。

【００２６】しかも、ＣＰＵ３０からＥＥＰＲＯＭ４０
の所定アドレスにデータ（更新データ）の書込みが発生
したときには、実施例である記憶更新装置１０によりＥ
ＥＰＲＯＭ４０の所定アドレスに記憶されているデータ
（旧データ）とこの更新データとの一致が確認され、更
新データと旧データが不一致である場合に限り、かつ、
その不一致であるアドレスに限ったデータの書込みが実
行される。従って、データの書き換え回数に制限がある
ＥＥＰＲＯＭ４０に対してデータ書き換え回数が必要最
低限度にのみ実行され、ＥＥＰＲＯＭ４０の耐用時間を
大幅に延長することができる。

【００２７】なお、上記実施例ではＣＰＵ３０とＥＥＰ
ＲＯＭ４０との間のデータやり取りがバスを介してパラ
レルに実施される場合について説明したが、必要とする
記憶容量が小さな場合あるいはデータ授受に十分な時間
的余裕がある場合にはシリアルなデータ転送が実施され
る場合がある。この様なシリアルデータ転送の場合にあ
っても、本発明の記憶更新装置は簡単に適用可能であ
り、上記同様の優れた効果を発揮することは明白であ
る。

【００２８】その一例として、ＣＰＵ５０と強誘電体メ
モリ６０の間でシリアルデータ転送が実行される場合に
適用される他の実施例を、図３に示す。この実施例で
は、ＣＰＵ５０から強誘電体メモリ６０へのデータの読
み書きは、記憶更新装置７０により制御される。

【００２９】この様なシステム構成の場合には、ＣＰＵ
５０と強誘電体メモリ６０とは、１ないし数本のシリア
ル通信ラインにより接続されため、実施例である記憶更
新装置７０はこのシリアル通信ラインに介在する。そし
てシリアル通信ラインを介してＣＰＵ５０から伝送され
ているコントロールデータからデータの読出しあるいは
書込みの何れが要求されているかを判断する。

【００３０】ＣＰＵ５０からのコントロールデータがデ
ータの読出しを要求していると記憶更新装置７０が判断
した場合、記憶更新装置７０は、そのコントロールデー
タ（読出し要求）及びそのコントロールデータに続いて
ＣＰＵ５０から伝送されて来るアドレス信号（読出しの
開始アドレス、データ長あるいは最終アドレスなどの信
号）を強誘電体メモリ６０側へ出力し、このシリアルデ
ータの通信結果として強誘電体メモリ６０から返送され
てくるアドレス信号やそのアドレスに記憶されていたデ
ータを、そのままＣＰＵ５０へと出力する。

【００３１】一方、記憶更新装置７０がコントロールデ
ータにより強誘電体メモリ６０へのデータの書込みが要
求されていると判断した場合には、強誘電体メモリ６０
に対して読出し要求のコントロールデータとアドレス信
号をシリアル信号として送り出し、書込みが要求されて
いるアドレスに記憶されているデータ（旧データ）を強
誘電体メモリ６０から、シリアル信号として受け取る。

【００３２】そして、この旧データとＣＰＵ５０から伝
送されてきたデータ（更新データ）とを比較し、両デー
タがビット単位でも一致する場合にはＣＰＵ５０に対し
てデータの書込みが終了した旨のコントロールデータを
送出し、強誘電体メモリ６０への疑似的なデータ書込み
が完了する。

【００３３】また、旧データと更新データとがビット単
位で不一致である場合には、強誘電体メモリ６０に対し
てそのアドレスの不一致であるビットのデータを書き換
えるための一連のシリアル信号、すなわち書込み要求の
コントロールデータ、不一致を検出したアドレス信号及
び書換えすべき更新データ（ビット単位）を伝送する。
そして、強誘電体メモリ６０がこの一連のシリアル信号
に応答して不一致のビットについてのみデータの書込み
を完了すると、記憶更新装置７０は、書込み終了を示す
コントロールデータを受け取り、これをＣＰＵ５０へと
出力するのである。

【００３４】以上説明したように本実施例の記憶更新装
置７０は、ＣＰＵ５０から強誘電体メモリ６０へのデー
タの更新の要求があった場合、ビット単位で不一致のデ
ータのみ書き換える。従って、バイト単位では不一致の
データであっても書換はビット単位となり、ビット単位
で見た場合のデータの書換回数は平均化され、全体とし
て強誘電体メモリ６０の寿命を延ばすことができる。

【００３５】なお、上述した第１，第２実施例は、ＣＰ
Ｕ３０，５０とＥＥＰＲＯＭ４０，強誘電体メモリ６０
との間の通信プロトコルに左右されず適用可能である。
不揮発性記憶素子としては、必要とされる記憶容量を確
保した安価で占有面積の小さなＥＥＰＲＯＭ４０もしく
は強誘電体メモリ６０を使用しつつ、ＥＥＰＲＯＭ４０
や強誘電体メモリ６０のデータの書き換え回数を必要最
低限度に抑さえ、書換可能不揮発性記憶素子の耐用年数
を飛躍的に向上させることができる。

【００３６】また、上記実施例では書換可能不揮発性記
憶素子としてＥＥＰＲＯＭや強誘電体メモリを利用する
場合について説明したが、これに換えてフラッシュ―Ｒ
ＯＭなどを使用してもよい。また、上記実施例ではデー
タ書き換えをＥＥＰＲＯＭのデータ書き換え最小単位で
あるビット単位で実施する場合について説明したが、こ
の様な構成に限定されるものではない。例えば、書換可
能不揮発性記憶素子のデータ書き換え最小単位が２５６
バイトである場合には、その２５６バイト以上の任意の
ブロック毎にデータ書き換えを行なう設計が自由に選択
される。但し、データの更新は、このブロックより小さ
な単位、例えばバイト単位やビット単位で行なわれる。

【００３７】更に、ＣＰＵ３０，５０の処理を高速化す
るために、更新データと旧データとの比較結果を待たず
にデータの書込み完了ＣＰＵ３０，５０へ出力し、その
後で比較結果に基づいたＥＥＰＲＯＭ４０，強誘電体メ
モリ６０のデータの更新を実行してもよい。

【００３８】以上本発明の実施例について説明したが、
本発明はこうした実施例に何等限定されるものではな
く、その要旨を逸脱しない種々なる態様により具現化さ
れることは勿論である。例えば、上記実施例ではデータ
の更新が必要となったアドレスのデータ書き換えを実行
する単純な例を示したが、書換可能不揮発性記憶素子の
一定アドレスについて頻繁にデータ書き換えが行なわれ
る場合などには、書込みや読出しを要求する側からのア
ドレス信号を所定規則に基づいて修飾し、頻繁に書き換
えが発生する書換可能不揮発性記憶素子のアドレスを移
動させるなどその他の技術を付加してもよい。

【００３９】

【発明の効果】以上説明したように本発明の記憶更新装
置は、書換可能不揮発性記憶素子の所定アドレスに記憶
される旧データと書込みすべき更新データとを比較し、
両データが不一致であると判断されたときにのみ書換可
能不揮発性記憶素子の旧データを更新データに書き換え
を許可するものである。従って、必要最低限度の記憶容
量の書換可能不揮発性記憶素子を利用してコストや占有
面積を抑さえ、かつ、書換可能不揮発性記憶素子のデー
タ書き換え回数を最小限度に抑さえてその素子寿命を延
ばすことができる。

【図面の簡単な説明】

【図１】本発明の一実施例である記憶更新装置の電気回
路ブロック図である。

【図２】その記憶更新装置の制御回路にて実行されるプ
ログラムのフローチャートである。

【図３】本発明の他の実施例である記憶更新装置の動作
説明図である。

【符号の説明】

１０…記憶更新装置 １２…双方向バッファ １４…第一データラッチ回路 １６…第二データラッチ回路 １８…比較回路 ２０…制御回路 ３０…ＣＰＵ ４０…ＥＥＰＲＯＭ ５０…ＣＰＵ ６０…強誘電体メモリ ７０…記憶更新装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】 電気的に記憶内容が書き換え可能な不揮
   発性記憶素子に対して、該不揮発性記憶素子の記憶する
   データを更新する記憶更新装置において、 データバスを介して、前記不揮発性記憶素子の所定アド
   レスに記憶すべきデータを受け取ったとき、前記不揮発
   性記憶素子へのデータの書込に先立って該データを読み
   込む更新データ読込手段と、 前記不揮発性記憶素子の前記所定アドレスに記憶されて
   いるデータを読み込む旧データ読込手段と、 該旧データ読込手段にて読み込まれたデータと前記更新
   データ読込手段にて読み込まれたデータとの一致を判断
   するデータ比較手段と、 該データ比較手段により前記更新データと前記旧データ
   とが不一致であると判断されたとき、前記不揮発性記憶
   素子の前記所定アドレスに対して該不一致のデータのみ
   書き込みを許可するデータ更新許可手段とを備えること
   を特徴とする記憶更新装置。