JPS59135754A - 高密度実装用セラミツクパツケ−ジ - Google Patents

高密度実装用セラミツクパツケ−ジ

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Publication number
JPS59135754A
JPS59135754A JP58010062A JP1006283A JPS59135754A JP S59135754 A JPS59135754 A JP S59135754A JP 58010062 A JP58010062 A JP 58010062A JP 1006283 A JP1006283 A JP 1006283A JP S59135754 A JPS59135754 A JP S59135754A
Authority
JP
Japan
Prior art keywords
leads
lead
brazing
surface side
under
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58010062A
Other languages
English (en)
Inventor
Makio Goto
後藤　万亀雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
Priority to JP58010062A priority Critical patent/JPS59135754A/ja
Publication of JPS59135754A publication Critical patent/JPS59135754A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/479—Leadframes on or in insulating or insulated package substrates, interposers, or redistribution layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/306—Assembling printed circuits with electric components, e.g. with resistors with lead-in-hole components
    • H05K3/308—Adaptations of leads

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明は、半導体素子（以下チップと略記）の高密度災
装に関するものである。
最近、半導体製造技術の同上に伴い、果績変が商い半導
体製品が曲屈されている。このことはチンプザイズケ上
げることなく１．！：９高愼能な製品が出来ることを示
す。ところが、半導体製造技術の向上に比べ、これらの
チップを実装するパッケージの尚密度化は進んでいない
。そこで、本発明は従来のパッケージのレベルを超える
ことなく、実装密＃を上げる方法を提供するものである
。
従来のセラミックパック゛−ジの構造？第１図に示す。
同図においてセラミックパック・−ジは、パンケージ本
体１０１と、ダイボンディングタブ１０２と、引出し電
極１０６と、ギャビテイ１０４と、引出し電極Ｖこパッ
ケージ内部で結線されでいるろう付は都１０５と、ろう
付は部に接合されているリード１０６により構成されて
いる。
同図上に示されたように、ろう付は部Ｃユバッタージ本
体の側面に位置しているため、リー　　ドの数？多くし
↓つとすると、パンケージ本体も大きくするか、あるい
はピンチ間隔ケ小さくしなりｔしばならない。しかしな
がら、パッケージ本体全人さくすることは、明ら〃）に
尚智度火装にＣユ不適当であり、ピンチ間隔を狭くする
ことは、実装技術上の困！＠全招くという欠点があった
。
不発明の目的は１．これらの欠点を除去するため、従来
のパッケージのレベルケ維持し、尚笛度芙装に不ＷＢに
することにある。
本発明の適用されるパンケージの構造に３２図に示す。
同図において、２０１はパッケージ本体、２０２はキャ
ビティ、２０６は引出しｔ極、２０４はダイボンディン
グタブ、２０５Ｕ上面ろう付は都（以下ろう付は部１と
略記）、２０６は下面ろう付は部（以下ろうつけ部２と
略記）、２０７は上面リー　ド（以下リード１と略記）
、２０ａは下面リード（以下リード２と略記〕である。
ただし、ろうつけ部１．２にパンケージＰ′３部で引出
し電極と結線されており、リード１、リード２はそれぞ
れろう付は部１、ろう付は部２に接合されている。
図２の如く、リードは上面、下面に位置することでリー
ド数は倍増する。１だ、上下リードの接触を防ぐため、
リード１盆長く、リード２を短かくシ、リード１を外側
、リード２を内側にくめように両す−ド會下に折り曲げ
、さらに−七ド１１月ろう付は部は父互に配置させであ
る。
このようにしてセラミックパッケージは本体の寸法？大
きくすることなく、ピッチを変えることなく、リード数
は倍増する。っ１ジ、図２に示すセラミックパンケージ
を用いることにより、実装技術上の問題を招くことなく
、尚密舵爽装葡可能にすることができるのである、
【図面の簡単な説明】
ｉ　ｉ　図（ａ）（ｂ）（Ｃ）は従来のセラミックパッ
ケージの外観図、第２図は（ａ）（ｂ）（ｃ）（ω本発
明のセラミソクパソ）ｙ−ジの外観図である。図におい
て、１０１・・・パッケージ本体 １０２・・・ダイボンディングタブ １０３・・・引出し電極 １０４・・・キャビティ １０５・・・ろう付は部 １０６・・・リード ２０１・・・パンケージ本体 ２０２・・・キャビティ ２０３・・・引出し電極 ２０４・・・ダイボンティングタブ ２０５・・・上面ろう付は部 ２０６・・・下面ろう付は部 ２０７・・・上面リード ２０８・・・Ｆ面す−ドである。 以上 出願人　株式会社諏訪槓工舎 代理人　弁理士最上　　務 （Ｃ） （ｄン

Claims (1)

    【特許請求の範囲】
  1. 半導体素子てダイボンディングできるようなキャビテイ
    ヲ待つセラミックパッケージに於いて、該パッケージの
    上面及び下■にろう付は都が設けられており、該ろう伺
    は都に接合されであるＩＪ　−ドば」二面側は長く、下
    面側は短刀１く、上面側ＩＪ　−ド間に下面側１リード
    がくるように配置さハ、上面側のリードは外側、下向側
    のリードｌ″ｌｌ：内側にくることを特徴とする胃晋度
    実装用セラミック／くソケージ。
JP58010062A 1983-01-24 1983-01-24 高密度実装用セラミツクパツケ−ジ Pending JPS59135754A (ja)

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JP58010062A JPS59135754A (ja) 1983-01-24 1983-01-24 高密度実装用セラミツクパツケ−ジ

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JPS59135754A true JPS59135754A (ja) 1984-08-04

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JP58010062A Pending JPS59135754A (ja) 1983-01-24 1983-01-24 高密度実装用セラミツクパツケ−ジ

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JP (1) JPS59135754A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01118348A (ja) * 1987-10-31 1989-05-10 Kawasaki Steel Corp 鋼の連続鋳造におけるタンデイツシユの再使用方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01118348A (ja) * 1987-10-31 1989-05-10 Kawasaki Steel Corp 鋼の連続鋳造におけるタンデイツシユの再使用方法

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