JPS59140695A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59140695A JPS59140695A JP58012726A JP1272683A JPS59140695A JP S59140695 A JPS59140695 A JP S59140695A JP 58012726 A JP58012726 A JP 58012726A JP 1272683 A JP1272683 A JP 1272683A JP S59140695 A JPS59140695 A JP S59140695A
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- JP
- Japan
- Prior art keywords
- writing
- memory
- semiconductor integrated
- integrated circuit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯＳＦＥＴ （絶縁ゲート型電界効果ト
ランジスタ）で構成され、ｇＰＲＯＭ （エレクトリカ
リ・プログラマブル・リード・オンリー・メモリ）のよ
うな書き浚え可能なＲＯＭ（リード・オンリー・メモリ
）を含む半導体集積回路装置に関する。
ランジスタ）で構成され、ｇＰＲＯＭ （エレクトリカ
リ・プログラマブル・リード・オンリー・メモリ）のよ
うな書き浚え可能なＲＯＭ（リード・オンリー・メモリ
）を含む半導体集積回路装置に関する。
ＦＡＭＯ３（フローティング・アバランシェインジェク
シβンＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＦＲＯＭのような書き換え可能な
ＲＯＭが公知である。
シβンＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＦＲＯＭのような書き換え可能な
ＲＯＭが公知である。
Ｅ’Ｐ、ＲＯＭにあっては、その消去が紫外線等を照射
することによって行われる。したがって、正しい情報を
書込んだ後、誤って別な情報を書込むと画情報が混在し
た意味不明な情報になってしまう。特に、ｌチップマイ
クロコンピュータに内蔵されたＥＰＲＯＭにあっては、
その端子電圧の組合せで書込み動作が行われるため、操
作ミ′ス等によって上記二重書込みが行われるという問
題が生じてしまう。
することによって行われる。したがって、正しい情報を
書込んだ後、誤って別な情報を書込むと画情報が混在し
た意味不明な情報になってしまう。特に、ｌチップマイ
クロコンピュータに内蔵されたＥＰＲＯＭにあっては、
その端子電圧の組合せで書込み動作が行われるため、操
作ミ′ス等によって上記二重書込みが行われるという問
題が生じてしまう。
そこで、本願発明者は、上記ＥＦＲＯＭのような書き換
え可能なＲＯＭの二重書込み動作を防止することを考え
た。
え可能なＲＯＭの二重書込み動作を防止することを考え
た。
この発明の目的は、簡単な回路構成により、確実に書き
換え可能なＲＯＭの二重書込みを禁止することのできる
半導体集積回路装置を提供することにある。
換え可能なＲＯＭの二重書込みを禁止することのできる
半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例のブロック図が示され
ている。
ている。
特に制限されないが、この実施例においては、ＥＦＲＯ
Ｍが内蔵された１チツプのマイクロコンピュータＭＣ３
に、この発明が適用されている。
Ｍが内蔵された１チツプのマイクロコンピュータＭＣ３
に、この発明が適用されている。
上記マイクロコンピュータＭＣ３は、同図に破線で囲ま
れた１チツプＩＣに、以下の各回路が構成されている。
れた１チツプＩＣに、以下の各回路が構成されている。
ＣＰＵは、マイクロプロセッサであり、機能別に分けて
説明すると、演算部、制御部、及びレジスタ部より構成
されている。これらの詳細及び構成１機能は公知である
ので、その説明を省略する。
説明すると、演算部、制御部、及びレジスタ部より構成
されている。これらの詳細及び構成１機能は公知である
ので、その説明を省略する。
ＲＯＭは、リード・オンリー・メモリであり、上記ＥＰ
ＲＯＭにより構成され、主として各種制御プログラムが
書込まれている。ＲＡＭは、ランダム・アクセス・メモ
リであり、主として各種データを保持しておくために用
いられる。Ｉ／Ｑは、入出力（ボート）回路である。ま
た、Ａ／Ｄは、Ａ／Ｄ変換器である。
ＲＯＭにより構成され、主として各種制御プログラムが
書込まれている。ＲＡＭは、ランダム・アクセス・メモ
リであり、主として各種データを保持しておくために用
いられる。Ｉ／Ｑは、入出力（ボート）回路である。ま
た、Ａ／Ｄは、Ａ／Ｄ変換器である。
上記各回路ブーツク間のデータの授受は、内部データバ
スＢＵＳを介して行われる。なお、同図においては、ア
ドレスバス、制御信号線は省略して描かれている。
スＢＵＳを介して行われる。なお、同図においては、ア
ドレスバス、制御信号線は省略して描かれている。
第２図には、上記ＥＦＲＯＭの具体的一実施例の回路図
が示されている。
が示されている。
同図の各回路素子は、公知のＭＯ３半導体集積回路の製
造技術によって、シリコンのような半導体基板上におい
て形成される。
造技術によって、シリコンのような半導体基板上におい
て形成される。
このＥＦＲＯＭは、上記アドレスバスから供給されるア
ドレス信号を受けるアドレスバッファ （図示せず）を
通して形成された相補アドレス信号がアドレスデコーダ
Ｘ−ＤＣＲ，Ｙ−ＤＣＲに入力される。
ドレス信号を受けるアドレスバッファ （図示せず）を
通して形成された相補アドレス信号がアドレスデコーダ
Ｘ−ＤＣＲ，Ｙ−ＤＣＲに入力される。
アドレスデコーダＸ−ＤＣＲは、上記相補アドレス信号
に従ったメモリアレイＭ−ＡＲＹのワードｉｎｗの選択
信号を形成する。
に従ったメモリアレイＭ−ＡＲＹのワードｉｎｗの選択
信号を形成する。
アドレスデコーダＹ−ＤＣＲは、上記相補アドレス信号
に従ったメモリアレイＭ−ＡＲＹのデータ線りの選択信
号を形成する。
に従ったメモリアレイＭ−ＡＲＹのデータ線りの選択信
号を形成する。
上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のＦＡＭＯ３）ランジスタ（不揮発性メモリ
素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ、
Ｗ２及びデータ線Ｄ１〜Ｄｎとにより′構成されている
。
ている複数のＦＡＭＯ３）ランジスタ（不揮発性メモリ
素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ、
Ｗ２及びデータ線Ｄ１〜Ｄｎとにより′構成されている
。
上記メモリ７レイＭ −Ａ ＲＹにおいて、同じ行に配
置されたＦＡＭＯ３）ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ
６）のコントロールゲートは、それぞれ対応するワード
線Ｗｌ （Ｗ２）に接続され、同じ列に配置されたＦ
ＡＭＯ３）ランジスタＱｌ。
置されたＦＡＭＯ３）ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ
６）のコントロールゲートは、それぞれ対応するワード
線Ｗｌ （Ｗ２）に接続され、同じ列に配置されたＦ
ＡＭＯ３）ランジスタＱｌ。
Ｑ４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ線Ｄ１〜Ｄｎに接続されている。
タ線Ｄ１〜Ｄｎに接続されている。
そして、上記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ
８は、特に制限されないが、ディブレ、。
８は、特に制限されないが、ディブレ、。
ジョン型ＭＯ３ＦＥＴＱＩ Ｏを介して接地されている
。また、上記各データ線Ｄ１〜Ｄｎは、カラム（列）選
択スイッチＭＯ３ＦＥ’−ＴＱ７〜Ｑ９を介して、共通
データ線ＣＤに接続されている。
。また、上記各データ線Ｄ１〜Ｄｎは、カラム（列）選
択スイッチＭＯ３ＦＥ’−ＴＱ７〜Ｑ９を介して、共通
データ線ＣＤに接続されている。
この共通データ線ＣＤには、書込み用のデータ入カバソ
ファＤＩＢの出力端子が接続される。また、データ出力
バッファＤＯＢの入力端子が接続され、上記入カバソフ
ァＤＩＢの入力端子と出力バッファＤＯＢの出力端子と
は、共通にデータバスに結合されている。
ファＤＩＢの出力端子が接続される。また、データ出力
バッファＤＯＢの入力端子が接続され、上記入カバソフ
ァＤＩＢの入力端子と出力バッファＤＯＢの出力端子と
は、共通にデータバスに結合されている。
動作制御回路Ｃ０ＮＴは、特に制限されないが、データ
バスからの情報を受けて、それを解読して書込み又は読
み出し動作に必要な制御信号を形成する。この実質的な
信号の解読を上記マイクロプロセッサＣＰＵによって行
うもであってもよい。
バスからの情報を受けて、それを解読して書込み又は読
み出し動作に必要な制御信号を形成する。この実質的な
信号の解読を上記マイクロプロセッサＣＰＵによって行
うもであってもよい。
例えば、書込み動作においては、その制御信号Ｃ１によ
りデータ人カバソファＤＩＢを動作状態にして、書込み
情報に従った書込み信号を共通データ線ＣＤに伝える。
りデータ人カバソファＤＩＢを動作状態にして、書込み
情報に従った書込み信号を共通データ線ＣＤに伝える。
この場合、上記アドレスデコーダＸ−ＤＣＲ及びＹ−Ｄ
ＣＲで形成される選択信号は、例えば２０Ｖ程度の高い
レベルにされる。
ＣＲで形成される選択信号は、例えば２０Ｖ程度の高い
レベルにされる。
いま、選択されたＦＡＭＯ３トランジスタＱ１のゲート
が上記高レベルとされ、ドレインが１２Ｖ程度の高レベ
ルとされることによって、そのフローティングゲートに
電子がアバランシュ注入されるためしきい値電圧を高く
するような書込みが行われる。
が上記高レベルとされ、ドレインが１２Ｖ程度の高レベ
ルとされることによって、そのフローティングゲートに
電子がアバランシュ注入されるためしきい値電圧を高く
するような書込みが行われる。
この実施例では、書込み終了後の再書込みを禁止するた
め、上記メモリセルと同様なＦＡＭＯＳトランジスタＱ
ｌｌが新に設けられる。このＦＡＭＯ３）ランジスタＱ
ｌｌのドレインには、負荷ＭＯ３ＦＥＴＱ１２が設けら
れ、その電源電圧■は、上記書込み時には上記１２Ｖ程
度の高レベルにされる。また、上記ＦＡＭＯ３）ランジ
スタＱ１】のゲートには、制御回路Ｃ０ＮＴから上記ワ
ード線と同様な高レベル（２０■程度）が供給される。
め、上記メモリセルと同様なＦＡＭＯＳトランジスタＱ
ｌｌが新に設けられる。このＦＡＭＯ３）ランジスタＱ
ｌｌのドレインには、負荷ＭＯ３ＦＥＴＱ１２が設けら
れ、その電源電圧■は、上記書込み時には上記１２Ｖ程
度の高レベルにされる。また、上記ＦＡＭＯ３）ランジ
スタＱ１】のゲートには、制御回路Ｃ０ＮＴから上記ワ
ード線と同様な高レベル（２０■程度）が供給される。
このＦＡＭＯ３Ｉ−ランジスタＱｌｌのゲートに供給さ
れる信号は、上記メモリアレイＭＡＲＹへの一連の情報
書込みが終了した時、外部からの制御信号又はその最終
書込みアドレス信号を検出して、自動的に形成される。
れる信号は、上記メモリアレイＭＡＲＹへの一連の情報
書込みが終了した時、外部からの制御信号又はその最終
書込みアドレス信号を検出して、自動的に形成される。
したがって、上記正規の書込みが終了した時、上記ＦＡ
ＭＯ３）ランジスタＱｌｌは、そのしきい値電圧が高く
されるものである。
ＭＯ３）ランジスタＱｌｌは、そのしきい値電圧が高く
されるものである。
上記ＥＰＲＯＭの読み出し時におい一ζ、上記制御回路
Ｃ０ＮＴによって形成された制御信号Ｃ２により、デー
タ出カバソファＤＯＢが動作状態にされている。また、
アドレスデコーダＸ−ＤＣＲ。
Ｃ０ＮＴによって形成された制御信号Ｃ２により、デー
タ出カバソファＤＯＢが動作状態にされている。また、
アドレスデコーダＸ−ＤＣＲ。
Ｙ−ＤＣＲによって選択されたメモリセルは、書込みデ
ータに従って、ワードＩＩＩ！選択レベルに対して、高
いしきい値電圧か又は低いしきい値電圧を持つものとさ
れ°ζいる。したがって、選択されたメモリセルがワー
ド線選択レベルにかかわらずにオフ状態にされている場
合、共通データ線ＣＤは、比較的ハイレベルにされる。
ータに従って、ワードＩＩＩ！選択レベルに対して、高
いしきい値電圧か又は低いしきい値電圧を持つものとさ
れ°ζいる。したがって、選択されたメモリセルがワー
ド線選択レベルにかかわらずにオフ状態にされている場
合、共通データ線ＣＤは、比較的ハイレベルにされる。
一方、選択されたメモリセルがワード線選択レベルによ
ってオン状簡にされている場合、共通データ線ＣＤは、
比較的ロウレベルにされる。データ出カバソファＤＯＢ
のセンスアンプがこれを識別して、それを増幅してデー
タバスに出力するので、その読み出しが行われる。
ってオン状簡にされている場合、共通データ線ＣＤは、
比較的ロウレベルにされる。データ出カバソファＤＯＢ
のセンスアンプがこれを識別して、それを増幅してデー
タバスに出力するので、その読み出しが行われる。
この実施例では、上記書込みが終了したＥＦＲＯＭに、
誤って書込みを行おうとしても、上記ＦＡＭＯ３）ラン
ジスタＱｌｌがオフ状態となって、そのドＬ・イン出力
をハイレベルにしている。したがって、インバータＩＶ
を通した信号Ｃ３がロウレベルとなって、上記書込み制
御信号Ｃ１の発生を禁１卜させるものである。
誤って書込みを行おうとしても、上記ＦＡＭＯ３）ラン
ジスタＱｌｌがオフ状態となって、そのドＬ・イン出力
をハイレベルにしている。したがって、インバータＩＶ
を通した信号Ｃ３がロウレベルとなって、上記書込み制
御信号Ｃ１の発生を禁１卜させるものである。
すなわち、上記最初の書込みにおいては、ＦＡＭＯＳト
ランジスタＱｌｌには、」二連のような書込みが行われ
ていないので、オン状態となる。したがって、そのドレ
イン出力をロウレベルにするので、インバータＩＶを通
した信号Ｃ３がハイレベルとなるため制御回路Ｃ０ＮＴ
がこれを受けて上記書込みを行う。なお、上記ＦＡＭＯ
３）ランジスタＱｌｌのゲートには、上記書込み動作タ
イミング以外の期間に５Ｖ程度のバイアス電圧が供給さ
れるものである。
ランジスタＱｌｌには、」二連のような書込みが行われ
ていないので、オン状態となる。したがって、そのドレ
イン出力をロウレベルにするので、インバータＩＶを通
した信号Ｃ３がハイレベルとなるため制御回路Ｃ０ＮＴ
がこれを受けて上記書込みを行う。なお、上記ＦＡＭＯ
３）ランジスタＱｌｌのゲートには、上記書込み動作タ
イミング以外の期間に５Ｖ程度のバイアス電圧が供給さ
れるものである。
」二記ＦＡＭＯ３）ランジスタＱｌｌのオン／オフを識
別して、上記書込み動作に必要な制御信号Ｃ１の発生を
禁止する回路は、アンドゲート回路等を利用することに
よって、簡単に実現することができるものである。
別して、上記書込み動作に必要な制御信号Ｃ１の発生を
禁止する回路は、アンドゲート回路等を利用することに
よって、簡単に実現することができるものである。
なお、−上記ＥＦＲＯＭのメモリアレイＭＡＲＹに紫外
線を照射させてその消去を行う時、上記ＦＡＭＯＳトラ
ンジスタＱｌｌの消去が同時に行われる。したがって、
消去後の再書込みを行う場合には、ＦＡＭＯ５）ランジ
スタＱｌｌが再びオン状態になっているので、上記同様
に書込みを行うことができる。
線を照射させてその消去を行う時、上記ＦＡＭＯＳトラ
ンジスタＱｌｌの消去が同時に行われる。したがって、
消去後の再書込みを行う場合には、ＦＡＭＯ５）ランジ
スタＱｌｌが再びオン状態になっているので、上記同様
に書込みを行うことができる。
この実施例においては、正規の書込みが行われた後、岨
−２て二重書込みを行おうとし、ても、これを禁止する
ことができる。そし、て、ＥＰＲＯＭの消去と同時にそ
の書込み禁止が自動的に解除することができる。
−２て二重書込みを行おうとし、ても、これを禁止する
ことができる。そし、て、ＥＰＲＯＭの消去と同時にそ
の書込み禁止が自動的に解除することができる。
特に、１チツプマイクロコンピユータに内蔵したＥ Ｆ
’ ＲＯＭ ！コあっては、上記入力出力回路■１０か
らの情報の組合せで、その書込み動作を設定するもので
ある。したがって、誤って二重書込みを行う虞が多く
２（るため、ＥＦＲＯＭに上述のようなメモリ保護機能
を設けることが大きな意義を持つものとなる。
’ ＲＯＭ ！コあっては、上記入力出力回路■１０か
らの情報の組合せで、その書込み動作を設定するもので
ある。したがって、誤って二重書込みを行う虞が多く
２（るため、ＥＦＲＯＭに上述のようなメモリ保護機能
を設けることが大きな意義を持つものとなる。
この発明は、前記実施例に限定されない。
上記ＦＡＭＯ３）ランジスタＱｌｌへの書込み及びその
オフ状態によって、ＥＰＲＯＭへの書込みを禁止する具
体的回路構成は、種々の実施形態を採ることができるも
のである。
オフ状態によって、ＥＰＲＯＭへの書込みを禁止する具
体的回路構成は、種々の実施形態を採ることができるも
のである。
また１、この発明は、上記ＥＰＲＯＭに限定されない。
書き換え可能なＲＯＭ、例えば電気的に書き換え可能な
ＲＯＭ、すなわちＥＡＲＯＭ （ＢＥＰＲＯＭ）にも適
用できる。ＥＡＲＯＭは、電気的に例えばメモリアレイ
全体（ブロック単位）の情報を消去することができる。
ＲＯＭ、すなわちＥＡＲＯＭ （ＢＥＰＲＯＭ）にも適
用できる。ＥＡＲＯＭは、電気的に例えばメモリアレイ
全体（ブロック単位）の情報を消去することができる。
この発明をこのようなＥＡＲＯＭに適用する場合につい
て次に簡単に述べる。
て次に簡単に述べる。
この発明をＥＡＲＯＭに適用する場合、例えばメモリア
レイを構成するメモリセルと、二ｆｆ１ｉ！Ｆ込み防止
用のメモリセル（Ｑｌｌ）とにＭＮＯＳトランジスタを
用イ、Ｘ−ＤＣＲ，Ｙ−ＤＣＲ等の周辺回路は、メモリ
セルに対して電気的に書込み及び消去ができるような構
成にする。
レイを構成するメモリセルと、二ｆｆ１ｉ！Ｆ込み防止
用のメモリセル（Ｑｌｌ）とにＭＮＯＳトランジスタを
用イ、Ｘ−ＤＣＲ，Ｙ−ＤＣＲ等の周辺回路は、メモリ
セルに対して電気的に書込み及び消去ができるような構
成にする。
そして、メモリアレイの情報を電気的に消去しタトき、
二重書込み防止用のメモリセルの情報も電気的に消去さ
れるようにしておき、両ＡＲｏＭのメモリアレイへの電
気的書込みが終わったとき、上記二重書込み防止用のメ
モリセルへも情報が電気的に書込まれるようにしておく
。このニアＷＭ込み防止用のメモリセルへの書込みは、
例えば書込み最終アドレスを検出する手段（アＦ １．
−スヵウンタ又はアドレスコンパレータ等）を内蔵させ
ておき、メモリアレイへの書込め終了を検出して自動的
に行う方法、あるいは所定の外部端子を利用して、メモ
リアレイへの書込みが終了したときに行う方法等により
実現できる。
二重書込み防止用のメモリセルの情報も電気的に消去さ
れるようにしておき、両ＡＲｏＭのメモリアレイへの電
気的書込みが終わったとき、上記二重書込み防止用のメ
モリセルへも情報が電気的に書込まれるようにしておく
。このニアＷＭ込み防止用のメモリセルへの書込みは、
例えば書込み最終アドレスを検出する手段（アＦ １．
−スヵウンタ又はアドレスコンパレータ等）を内蔵させ
ておき、メモリアレイへの書込め終了を検出して自動的
に行う方法、あるいは所定の外部端子を利用して、メモ
リアレイへの書込みが終了したときに行う方法等により
実現できる。
このようにすることにより、メモリアレイへ電気的に書
込んだ後、誤ってメモリアレイへの書込みが行われなく
なる。しがも、電気的に消去する場合には、メモリアレ
イの情報も二重書込み防止用メモリセルの情報も消去さ
れるため、その後の電気的書込み時には、同等問題は生
じない。
込んだ後、誤ってメモリアレイへの書込みが行われなく
なる。しがも、電気的に消去する場合には、メモリアレ
イの情報も二重書込み防止用メモリセルの情報も消去さ
れるため、その後の電気的書込み時には、同等問題は生
じない。
この発明は、上記１チツプマイクロコンピユータの他、
ＰＬ、Ａ（プログラマブル・ロジック・アレ１°）等の
ロジック半導体集積回路装置におけるＥＰ ＲＯｉｖｌ
のような書き換え可能なＲＯＭの他、ＥＰ Ｒ（Ｔ）
Ｍ装置を構成する半導体記憶装置、ＥＡＲＯＭ装置を構
成する半導体記憶装置にも上記同様に適用することがで
きる。
ＰＬ、Ａ（プログラマブル・ロジック・アレ１°）等の
ロジック半導体集積回路装置におけるＥＰ ＲＯｉｖｌ
のような書き換え可能なＲＯＭの他、ＥＰ Ｒ（Ｔ）
Ｍ装置を構成する半導体記憶装置、ＥＡＲＯＭ装置を構
成する半導体記憶装置にも上記同様に適用することがで
きる。
、−の［Ｅ Ｐ ｆ、ｌ ０Ｍ装置のような書き換え可
能なＲ（ｌ Ｍ装置を構成する半導体記憶装置において
は、上記二車書込みを禁止するＦＡＭＯ３）う／ジスタ
（又はＭＮＯＳトランジスタ）Ｑｌｌ−の書込めは、例
えば、書込み最終アＩ゛レスを検出する手段（アドレス
カンウタ又はアドレスコンパレータ等）を内蔵しでおい
て、メモリアレイへの書込み終了を検出し、て自動的に
行・）もの、あるいは所定の外部端子を利用するもの等
により実現することができる。
能なＲ（ｌ Ｍ装置を構成する半導体記憶装置において
は、上記二車書込みを禁止するＦＡＭＯ３）う／ジスタ
（又はＭＮＯＳトランジスタ）Ｑｌｌ−の書込めは、例
えば、書込み最終アＩ゛レスを検出する手段（アドレス
カンウタ又はアドレスコンパレータ等）を内蔵しでおい
て、メモリアレイへの書込み終了を検出し、て自動的に
行・）もの、あるいは所定の外部端子を利用するもの等
により実現することができる。
第１図は、この発明の一実施例を示すブロック図、
第２図は、そのＥＰＲＯＭの一実施例を示す回路図であ
る。 ＭＣ３・・マイクロコンピュータ、ｃＰＵ・・マイクロ
プロセッサ、■１０・・入力出力回路、ＲＯＭ・・リー
ド・オンリー・メモリ、ＲＡＭ・・ランダム・アクセス
・メモリ、Ａ／Ｄ・・Ａ／Ｄ変換器、ＢＵｓ・・バス、
Ｘ−ＤＣＲ・・Ｘ７ドレスデコーダ、Ｙ−ＤＣＲ・・Ｙ
アドレスデコーダ、ＭＡＲＹ・・メモリアレー（、Ｃ０
ＮＴ・・制御回路、ＤＩＢ・・データ人カバ・７フア、
ＤＯＢ・・データ出力バッファ
る。 ＭＣ３・・マイクロコンピュータ、ｃＰＵ・・マイクロ
プロセッサ、■１０・・入力出力回路、ＲＯＭ・・リー
ド・オンリー・メモリ、ＲＡＭ・・ランダム・アクセス
・メモリ、Ａ／Ｄ・・Ａ／Ｄ変換器、ＢＵｓ・・バス、
Ｘ−ＤＣＲ・・Ｘ７ドレスデコーダ、Ｙ−ＤＣＲ・・Ｙ
アドレスデコーダ、ＭＡＲＹ・・メモリアレー（、Ｃ０
ＮＴ・・制御回路、ＤＩＢ・・データ人カバ・７フア、
ＤＯＢ・・データ出力バッファ
Claims (1)
- 【特許請求の範囲】 １、ｗき換え可能なＲＯＭを含む半導体集積回路装置に
おいて、上記書き換え可能なＲＯＭへの書込み終了時に
その書込みがなされる上記書き換え可能なＲＯＭを構成
する記憶素子と同様な記憶素子と、この記憶素子の出力
信号を受けて、上記書き換え可能なＲＯＭへの書込みを
禁止する書込み制限回路とを設けたことを特徴とする半
導体集積回路装置。 ２、上記書き換え可能なＲＯＭと上記記憶素子及び書込
み制限回路は、１チツプマイクロコンピユータに内蔵さ
れるものであることを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012726A JPS59140695A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012726A JPS59140695A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59140695A true JPS59140695A (ja) | 1984-08-13 |
Family
ID=11813433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58012726A Pending JPS59140695A (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59140695A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157099A (ja) * | 1984-08-28 | 1986-03-22 | Matsushita Electric Ind Co Ltd | Ｅｐｒｏｍ書き込み禁止回路 |
| JPS6246355A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Micro Comput Eng Ltd | マイクロ・コンピユ−タ |
| JPS6278643A (ja) * | 1985-10-02 | 1987-04-10 | Hitachi Ltd | 半導体集積回路 |
| JPH01150297A (ja) * | 1987-12-07 | 1989-06-13 | Nec Corp | データ保護回路付ｅｅｐｒｏｍ |
-
1983
- 1983-01-31 JP JP58012726A patent/JPS59140695A/ja active Pending
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|---|---|---|---|---|
| JPS6157099A (ja) * | 1984-08-28 | 1986-03-22 | Matsushita Electric Ind Co Ltd | Ｅｐｒｏｍ書き込み禁止回路 |
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| JPS6278643A (ja) * | 1985-10-02 | 1987-04-10 | Hitachi Ltd | 半導体集積回路 |
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