JPS6278643A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6278643A JPS6278643A JP60217844A JP21784485A JPS6278643A JP S6278643 A JPS6278643 A JP S6278643A JP 60217844 A JP60217844 A JP 60217844A JP 21784485 A JP21784485 A JP 21784485A JP S6278643 A JPS6278643 A JP S6278643A
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- Japan
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- eeprom
- semiconductor integrated
- integrated circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Storage Device Security (AREA)
- Read Only Memory (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路に係り、特に電気的に書き込み
・消去の可能な読み出し専用メモリ（ＥＥＰＲＯＭ）を
内蔵するマイクロコンピュータにおけるＥＥＰＲＯＭデ
ータの機密保護に好適な半導体集積回路に関する。
・消去の可能な読み出し専用メモリ（ＥＥＰＲＯＭ）を
内蔵するマイクロコンピュータにおけるＥＥＰＲＯＭデ
ータの機密保護に好適な半導体集積回路に関する。
（Ｅ Ｅ Ｐ ＲＯＭ ： Ｅｌｅｃｊｒｊｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄＰｒｏｇｒａｍｍａｂｌ、
ｅ Ｒ，ｅａｄ Ｏｎｌ、ｙ Ｍｅｍｏｒｙ）〔発明の
背景〕 従来のＥＥＰＲＯＭ内蔵マイクロコンピュータは、例え
ば１９８３年のアイ・ニス・ニス・シー・シー（■５Ｓ
ＣＣ′８３）でシーク（Ｓ ｅｅｑ）社から発表された
マイクロコンピュータにおいて、機密保護用のＥＥＰＲ
ＯＭをレジスタとして割付け、半導体集積回路外部から
の操作でプログラムを記憶するＥＥＰＲＯＭの機密保護
とその解除を実行できる方式が知られている。この方式
は簡ｔ１ｔな操作で実行できる反面、Ｅ Ｆ’： Ｆ
ＲＯＭデータを永久に保持するという配慮がなされてい
なかった。
Ｅｒａｓａｂｌｅ ａｎｄＰｒｏｇｒａｍｍａｂｌ、
ｅ Ｒ，ｅａｄ Ｏｎｌ、ｙ Ｍｅｍｏｒｙ）〔発明の
背景〕 従来のＥＥＰＲＯＭ内蔵マイクロコンピュータは、例え
ば１９８３年のアイ・ニス・ニス・シー・シー（■５Ｓ
ＣＣ′８３）でシーク（Ｓ ｅｅｑ）社から発表された
マイクロコンピュータにおいて、機密保護用のＥＥＰＲ
ＯＭをレジスタとして割付け、半導体集積回路外部から
の操作でプログラムを記憶するＥＥＰＲＯＭの機密保護
とその解除を実行できる方式が知られている。この方式
は簡ｔ１ｔな操作で実行できる反面、Ｅ Ｆ’： Ｆ
ＲＯＭデータを永久に保持するという配慮がなされてい
なかった。
本発明の目的は、ＥＥＰＲＯＭを同一半導体基板上に形
成したマイクロコンピュータ等の半導体集積回路におい
て、内蔵したＥＥＰＲＯＭのテストの容易さと、テスト
後のＥＥＰＲＯＭの機密保護を提供することにある。ま
た、別の目的はＥＥＰＲＯＭの書込み機能の拡張を提供
することにある。
成したマイクロコンピュータ等の半導体集積回路におい
て、内蔵したＥＥＰＲＯＭのテストの容易さと、テスト
後のＥＥＰＲＯＭの機密保護を提供することにある。ま
た、別の目的はＥＥＰＲＯＭの書込み機能の拡張を提供
することにある。
上記目的を達成するために、本発明ではテストの容易さ
と機密保護に関しては、半導体基体」−に、テストに必
要なアドレス、データ、コントロール信号を与えるパッ
ドと入出力回路を設け、テスト終了後に、そのテスト用
入出力回路を禁ｆ］；するためのＥＥＰＲＯＭ素子から
成る２レベルのテスト用入出力遮断回路を設けたことに
特徴がある。
と機密保護に関しては、半導体基体」−に、テストに必
要なアドレス、データ、コントロール信号を与えるパッ
ドと入出力回路を設け、テスト終了後に、そのテスト用
入出力回路を禁ｆ］；するためのＥＥＰＲＯＭ素子から
成る２レベルのテスト用入出力遮断回路を設けたことに
特徴がある。
またＥ ＥＰ ＲＯＭの書込み機能の拡張に関しては、
Ｅ Ｅ Ｐ ＲＯＭを制御するためのコントロールレジ
スタを設けたことに特徴がある。
Ｅ Ｅ Ｐ ＲＯＭを制御するためのコントロールレジ
スタを設けたことに特徴がある。
以ド１本発明の一実施例を図面に基づいて説明する。
第１図は、本発明の一実施例を示すマイクロコンビコー
タの構成であり、第１図に示す回路は全て同一ゝト導体
法仮１−１−に集積化している。
タの構成であり、第１図に示す回路は全て同一ゝト導体
法仮１−１−に集積化している。
ＣＰＵ２．ＲＡＭ３．ＲＯＭ４．ＥＥＰＲＯＭ５は、ア
ドレス、データ、制御信号等を伝達する共通バス６で結
合され、半導体集積回路外とのデ−タ通信はトセ喝回路
７を介して行なオ）れる。またＥＥＰＲＯＭをテストす
るためのテスト回路８が付加されて才？す、Ｅ Ｉ”：
ｒ−） ＲＯＭテスト時はＥ Ｅ Ｐ ＲＯＭモジュ
ール９だけが動作口［能になり、（：ＰｔＪ、ＲＡＭ、
ＲＯＭとけ切離した独立テストを行なうことができる。
ドレス、データ、制御信号等を伝達する共通バス６で結
合され、半導体集積回路外とのデ−タ通信はトセ喝回路
７を介して行なオ）れる。またＥＥＰＲＯＭをテストす
るためのテスト回路８が付加されて才？す、Ｅ Ｉ”：
ｒ−） ＲＯＭテスト時はＥ Ｅ Ｐ ＲＯＭモジュ
ール９だけが動作口［能になり、（：ＰｔＪ、ＲＡＭ、
ＲＯＭとけ切離した独立テストを行なうことができる。
第２図にｈ： Ｔ’： Ｉ） Ｒ０Ｍモジコール９の構
成を示す。１６３８４ビットのＥＥＰＲＯＭＥＰＲＯＭ
メモリ素子リマトリクス１０は３２バイ１−（２５６ビ
ット）×６４ページの構成になっている。各ページは、
Ｘデコーダ１１の出力により選択され、ページ内の各バ
イトはＹセレク々１２により選択される。すなわち、Ｘ
デコーダ１１とＹセレクタ１２の組合せにより、任意の
１バイト（８ビット）が選択される。［−記の各々のデ
コーダはアドレス情報をラッチするためのアドレスラッ
チ１３に結合され、アドレスラッチ１３Δの入力は、テ
ストモードではアドレスバッファ１４を介して半導体集
積回路外部からＩｊえられ、デス１〜モード以外ではマ
イクロコンピュータのアドレスバス１５に結合され、
（’：、 Ｐ Ｔ、ＩからＩｉえらオｌる。テストモー
ドでのＥＩ！：ＰＲＯＭマトリクス１０からのデータの
読出Ｌ７および１０へのデータの書込みは半導体集積回
路外部からりえられろ制御信号ＯＥ。
成を示す。１６３８４ビットのＥＥＰＲＯＭＥＰＲＯＭ
メモリ素子リマトリクス１０は３２バイ１−（２５６ビ
ット）×６４ページの構成になっている。各ページは、
Ｘデコーダ１１の出力により選択され、ページ内の各バ
イトはＹセレク々１２により選択される。すなわち、Ｘ
デコーダ１１とＹセレクタ１２の組合せにより、任意の
１バイト（８ビット）が選択される。［−記の各々のデ
コーダはアドレス情報をラッチするためのアドレスラッ
チ１３に結合され、アドレスラッチ１３Δの入力は、テ
ストモードではアドレスバッファ１４を介して半導体集
積回路外部からＩｊえられ、デス１〜モード以外ではマ
イクロコンピュータのアドレスバス１５に結合され、
（’：、 Ｐ Ｔ、ＩからＩｉえらオｌる。テストモー
ドでのＥＩ！：ＰＲＯＭマトリクス１０からのデータの
読出Ｌ７および１０へのデータの書込みは半導体集積回
路外部からりえられろ制御信号ＯＥ。
ＯＥ、ＷＥにより行なう。このときのデータの経路は、
読出しは、メモリマトリクス１０のデータが、Ｙセレク
タ１２を介し、てセンスアンプ１Ｇに入力され、検出増
幅さお、たデータはデータバス１７および出力方向に制
御されているデータバッファ１８を介して半導体集積回
路外部に出力される。Ｅ Ｅ Ｐ ＲＯＭへの書込みデ
ータは、入力方向に１１制御されているデータバッファ
１８およびデータバス１７を介してデータラッチ１９に
ラッチされ、ＥＥＰＲＯＭ制御回＠８２０で発生される
制御タイミングに従って１’：ＥＰＲＯＭメモリに書込
みが行なわれる。制御信号ＣＥ、ＯＥ、ＷＥは書込み時
には制御バッファ２１を介して制御ラッチ２２にラッチ
し、その出力はＥ Ｅ Ｐ ＲＯＭ制御回路２０に対し
て制御情報を与える。
読出しは、メモリマトリクス１０のデータが、Ｙセレク
タ１２を介し、てセンスアンプ１Ｇに入力され、検出増
幅さお、たデータはデータバス１７および出力方向に制
御されているデータバッファ１８を介して半導体集積回
路外部に出力される。Ｅ Ｅ Ｐ ＲＯＭへの書込みデ
ータは、入力方向に１１制御されているデータバッファ
１８およびデータバス１７を介してデータラッチ１９に
ラッチされ、ＥＥＰＲＯＭ制御回＠８２０で発生される
制御タイミングに従って１’：ＥＰＲＯＭメモリに書込
みが行なわれる。制御信号ＣＥ、ＯＥ、ＷＥは書込み時
には制御バッファ２１を介して制御ラッチ２２にラッチ
し、その出力はＥ Ｅ Ｐ ＲＯＭ制御回路２０に対し
て制御情報を与える。
一方、テストモード時以外はデータのやりとりはマイク
ロコンビコータのデータバス１７を介して直接ＣＦ）
ＴＪとの間で行なわれ、制御もＣＰＵで発生する制御信
号２３に同期して行なわｈる。
ロコンビコータのデータバス１７を介して直接ＣＦ）
ＴＪとの間で行なわれ、制御もＣＰＵで発生する制御信
号２３に同期して行なわｈる。
以上述べたように、テストモード時には半導体集積回路
外部から直接Ｅ Ｅ Ｐ ＲＯＭへの書込み。
外部から直接Ｅ Ｅ Ｐ ＲＯＭへの書込み。
読出し、すな４）ち、ト： Ｅ Ｐ ＲＯＭテストはテ
ストポー１−２４を介して容易に行なうことができる。
ストポー１−２４を介して容易に行なうことができる。
更に本Ｅ Ｉ？、Ｐ Ｒ（７） Ｍモジュール９はテス
ト後のＥ Ｅ Ｐ ＲＯＭデータの外部出力路１Ｆ−１
すなわちセキコリティ機能を実現するために以下の構成
を行なっている。データを記憶するＥＥ Ｐ ＲＯＭ
ｌ （１とは９＋１にセキュリティに用いろための３２
バイトのＥＥＰＲＯＭ２５を配置する。この ＥＥＰＲＯＭ２５はデニーＪｆ２６の出力で選択され、
更に３２バイトのうちの１バイトはＹセレクタ１２で選
択される。セキコリティＥ Ｅ Ｐ １２０Ｍの情報は
読出し操イ）によりＹセレクタ１２．センスアンプ１６
．データバス１７を介してセキュリティ回路２７に入力
され、セキコリティ回ｖＰｔ２７はＥＥＰＲＯＭ２５に
書かれているデータを解読し、セキュリティを必要とす
る情報が書かオしている場合にはセキコリティ回路２７
はヤギュＴＪティロック信すを出／ＪＬ、テスｌ−干一
ドでのデータ人出力バッファ１８を↑１を山状１ｐ３に
する。すなオ）も。
ト後のＥ Ｅ Ｐ ＲＯＭデータの外部出力路１Ｆ−１
すなわちセキコリティ機能を実現するために以下の構成
を行なっている。データを記憶するＥＥ Ｐ ＲＯＭ
ｌ （１とは９＋１にセキュリティに用いろための３２
バイトのＥＥＰＲＯＭ２５を配置する。この ＥＥＰＲＯＭ２５はデニーＪｆ２６の出力で選択され、
更に３２バイトのうちの１バイトはＹセレクタ１２で選
択される。セキコリティＥ Ｅ Ｐ １２０Ｍの情報は
読出し操イ）によりＹセレクタ１２．センスアンプ１６
．データバス１７を介してセキュリティ回路２７に入力
され、セキコリティ回ｖＰｔ２７はＥＥＰＲＯＭ２５に
書かれているデータを解読し、セキュリティを必要とす
る情報が書かオしている場合にはセキコリティ回路２７
はヤギュＴＪティロック信すを出／ＪＬ、テスｌ−干一
ドでのデータ人出力バッファ１８を↑１を山状１ｐ３に
する。すなオ）も。
外部端子からの直接データ入出力をすＡｔ！−する。
本ＥＥＰＲＯＭモジュールのもう−１の特徴けＥＥＰＲ
ＯＭへの弁込み機能を拡張強化するためのＥ Ｅ Ｐ
’ＲＯＭ制御レジスタ（Ｅｃ”、ｒ＜）２Ｂをもってい
ることである。
ＯＭへの弁込み機能を拡張強化するためのＥ Ｅ Ｐ
’ＲＯＭ制御レジスタ（Ｅｃ”、ｒ＜）２Ｂをもってい
ることである。
次に第３図〜第４図によりＣＥ Ｒ，２８の詳細とＥＥ
ＰＲＯＭのモードについて説明する。
ＰＲＯＭのモードについて説明する。
第３図はＥＥＰＲＯＭ制御レジスタ（ＥＣＲ）２８の構
成を示す図である。ＥＣＲはマイクロコンピュータのア
ドレス空間内に配置された３ビットのレジスタでありＣ
Ｐ ＴＪからデータバスを介して直接アクセスすること
ができる。各ビットは次の機能を持っている。
成を示す図である。ＥＣＲはマイクロコンピュータのア
ドレス空間内に配置された３ビットのレジスタでありＣ
Ｐ ＴＪからデータバスを介して直接アクセスすること
ができる。各ビットは次の機能を持っている。
ＥＴ ：イレーズ・インヒビット
ＥＣＲのビットｏ（ｂｏ）に割付けら
れたＥＥＰＲＯＭの制御用フラグでありＥＥＰＲＯＭ制
御回路２０に対してＥ ＥＰＲ（’）Ｍの消去シーケンスを禁止する情報をり、
える。（１′′のとき禁止）ＣＰＴＪからリード／ライ
ト可能なフラグである。
御回路２０に対してＥ ＥＰＲ（’）Ｍの消去シーケンスを禁止する情報をり、
える。（１′′のとき禁止）ＣＰＴＪからリード／ライ
ト可能なフラグである。
ＷＴ ニライト・インヒビット
ＥＣＲのビット１（ｂｌ）に割付けら
れたＥＥＰＲ，（’）Ｍの制御用フラグでありＥＥＰＲ
ＯＭ制御回路２０に対して Ｅ Ｅ Ｉ） ＲＯＭへの書込みシーケンスを禁止する
情報を９４えろ。（パ１″′のとき禁止）（Ｔ、ＰＴＪ
からリード／ライト可能なフラグである。
ＯＭ制御回路２０に対して Ｅ Ｅ Ｉ） ＲＯＭへの書込みシーケンスを禁止する
情報を９４えろ。（パ１″′のとき禁止）（Ｔ、ＰＴＪ
からリード／ライト可能なフラグである。
ＢＳＹ：ＥＥＰＲＯＭモジュール・ビジーＥＣＲのピッ
１〜７（ｈ７）に割付けられたフラグであり、ＥＥＰＲ
ＯＭモジ ュールが消去または書込みシーケンス を実行中であることを示す。
１〜７（ｈ７）に割付けられたフラグであり、ＥＥＰＲ
ＯＭモジ ュールが消去または書込みシーケンス を実行中であることを示す。
Ｒ８Ｙ＝”０”のときはＥＥＰＲ（１）ＥＥＰＲＯＭモ
ジュールへのリード／ラ イトは無効になる。
ジュールへのリード／ラ イトは無効になる。
ＥＥＰＲＯＭ制御回路２０は自己発振器により、マイク
ロコンピュータのクロックとは無関係に、タイミング制
御を行なっており、マイクロコンピュータの基本クロッ
クＳと同期を取るために、Ｓとの同期回路２９を介して
Ｒ８Ｙレジスタに結合する。またＲ８Ｙ＝”Ｏ”のとき
にＷＴ、ＥＴへの書込みを禁止するためにＷＴ、ＥＴレ
ジスタに＝１１一 対して書込み禁止信号３０を与える。
ロコンピュータのクロックとは無関係に、タイミング制
御を行なっており、マイクロコンピュータの基本クロッ
クＳと同期を取るために、Ｓとの同期回路２９を介して
Ｒ８Ｙレジスタに結合する。またＲ８Ｙ＝”Ｏ”のとき
にＷＴ、ＥＴへの書込みを禁止するためにＷＴ、ＥＴレ
ジスタに＝１１一 対して書込み禁止信号３０を与える。
次に第４図により、ＥＥＰＲＯＭの書込みシーケンスを
説明する。書込みシーケンスの起動は第２図で説明した
書込み制御信号ＣＥ（またはＷＥ’ ）により行なわれ
、ＣＥ＝ ”Ｏ” 、０Ｅ＝１１１ ＩＩのもとてＷＥ
＝”Ｏ”にすると書込みシーケンスがスタートする。
説明する。書込みシーケンスの起動は第２図で説明した
書込み制御信号ＣＥ（またはＷＥ’ ）により行なわれ
、ＣＥ＝ ”Ｏ” 、０Ｅ＝１１１ ＩＩのもとてＷＥ
＝”Ｏ”にすると書込みシーケンスがスタートする。
（Ａ）第２図に示すＸデコーダ１１またはデコーダ２６
によって選択されたＥＥＰＲＯＭの１ワード（２５６ビ
ット）のデータを第２図に示すカラムラッチ３１に退避
する。
によって選択されたＥＥＰＲＯＭの１ワード（２５６ビ
ット）のデータを第２図に示すカラムラッチ３１に退避
する。
（Ｂ）ＥＥＰＲＯＭモジュールが書込みシーケンスに入
ったことを外部に知らせるためにＥＥＰＲＯＭ制御レジ
スタＥしＲのＢＳＹフラグを１１０ ″にする。
ったことを外部に知らせるためにＥＥＰＲＯＭ制御レジ
スタＥしＲのＢＳＹフラグを１１０ ″にする。
（Ｃ）データバスから入力される書込みデータは第２図
に示すデータラッチ１９を介し、Ｙセレクタ１２で選択
されるカラムラッチ３１に転送される。この動作は最初
にＷＥがアサートされてから５００μｓ間の時間内であ
れば何バイトでも入力が可能であり、従って最大３２バ
イトまでのデータを５００μｓ内にＷＥと同期してカラ
１１ラツチに入力し、１〜３２バイトを１ライトサイク
ルで同時書込みすることが可能である。この場合もデー
タはＹセレクタで選択されるカラムラッチ３１（３２バ
イ１〜中の１バイト）に転送され、書込みデータとして
一時ラッチされる。
に示すデータラッチ１９を介し、Ｙセレクタ１２で選択
されるカラムラッチ３１に転送される。この動作は最初
にＷＥがアサートされてから５００μｓ間の時間内であ
れば何バイトでも入力が可能であり、従って最大３２バ
イトまでのデータを５００μｓ内にＷＥと同期してカラ
１１ラツチに入力し、１〜３２バイトを１ライトサイク
ルで同時書込みすることが可能である。この場合もデー
タはＹセレクタで選択されるカラムラッチ３１（３２バ
イ１〜中の１バイト）に転送され、書込みデータとして
一時ラッチされる。
（Ｄ）ＥＥＰＲＯＭ制御レジスタＥしＲのＥＩフラグ（
ビット０）に従い、Ｅ１＝０の場合は消去シーケンス（
Ｅ）を実行する。消去はＸデコーダで選択されるページ
（３２バイト）嚇位で行なわれる。消去とはＥＥＰＲＯ
Ｍメモリ素子のデータをｓｒ １ 、、にすることであ
り、従って消去実行後のＥＥＰＲＯＭはページ全体（３
２バイト）が゛′１″データになる。一方、ＥＣＲのＥ
ＴがＥＴ＝１の場合は消去には制御しないで次のシーケ
ンスに移る。
ビット０）に従い、Ｅ１＝０の場合は消去シーケンス（
Ｅ）を実行する。消去はＸデコーダで選択されるページ
（３２バイト）嚇位で行なわれる。消去とはＥＥＰＲＯ
Ｍメモリ素子のデータをｓｒ １ 、、にすることであ
り、従って消去実行後のＥＥＰＲＯＭはページ全体（３
２バイト）が゛′１″データになる。一方、ＥＣＲのＥ
ＴがＥＴ＝１の場合は消去には制御しないで次のシーケ
ンスに移る。
（Ｆ）ＥＥＰＲＯＭ制御レしスタＥＣＲのＷＴフラグ（
ビット１）に従い、ＷＴ ＝Ｏの場合はカラムラッチ３
１の内容を上記の（Ａ）で選択されたページに書込む（
Ｇ）。書込みとはＬＬ １７．データの書込みは書込み
前のＥＥＰＲＯＭ素子の状態の保持、ｒｒ Ｏｒｒデー
タの書込みはＥＥＰＲ（’）Ｍ索子の状態を” ｎ ”
データにすることである。
ビット１）に従い、ＷＴ ＝Ｏの場合はカラムラッチ３
１の内容を上記の（Ａ）で選択されたページに書込む（
Ｇ）。書込みとはＬＬ １７．データの書込みは書込み
前のＥＥＰＲＯＭ素子の状態の保持、ｒｒ Ｏｒｒデー
タの書込みはＥＥＰＲ（’）Ｍ索子の状態を” ｎ ”
データにすることである。
ＷＴ＝”Ｉ”の場合は書込みに制御しないで次のシーケ
ンスに移る。
ンスに移る。
（Ｈ）ＥＣＲのＢＳＹフラグを“１″′にして書込みシ
ーケンスを終了する。
ーケンスを終了する。
第５図〜第８図により、ＥＥＰＲＯＭデータのセキュリ
ティについて説明する。
ティについて説明する。
第５図はセキュリティの原理を示す図であり、ＥＥ Ｐ
Ｒ，ＯＭ素子ＳＥＩおよびＳＥ２ （第２図のセキュ
リティＥ Ｅ ＰＲＯＭに含まれている）はＹセレクタ
を介してそれぞれのデータを検出増幅する回路ＳＡＯオ
ンよびＳＡ＋に結合され、その出力ｄｏおよびｄｌはＥ
Ｎ ＯＲ回路５０に入力される。
Ｒ，ＯＭ素子ＳＥＩおよびＳＥ２ （第２図のセキュ
リティＥ Ｅ ＰＲＯＭに含まれている）はＹセレクタ
を介してそれぞれのデータを検出増幅する回路ＳＡＯオ
ンよびＳＡ＋に結合され、その出力ｄｏおよびｄｌはＥ
Ｎ ＯＲ回路５０に入力される。
すなわちセキュリティＥＥＰＲＯＭＳＥ］およびＳＥ２
が選択線Ｓ Ｅ Ｌ、により選択され、データ出力制御
信号Ｉ）ＯＣがアサートされると、ＳＥＯおよびＳＥＩ
の出力ｄｏおよびｄｌの状態により、ｄｏ＝ｄ、の場合
のみＥ Ｎ ＯＲの出力がｉｔ ＋ Ｉｌ＋レベルにな
る・ 一方、Ｅ Ｎ （’） Ｒの出力はＡ Ｎ ｒ）回路５
１に入力される。ＡＮｒ）回路５１への他の入力はＳ
Ｅ Ｔ、およびｎＯＣを入力とするｎＯＣの立上がりの
みを遅延させる遅延回路５３の出力信号ｎｏＣｄである
。Ａ Ｎ ＋）回路５１の出力はセット／リセット・フ
リップフロップＳ ＲＦ Ｆのセット人力Ｓに結合する
。５ＲＦＦのりセッＩ−人力Ｒは電源投入後リセット信
号を発生するパ「フォンリセット回路５２の出力に結合
され、Ｓ ＲＦ Ｆの出力Ｑには電源投入直後には必ず
１１０ ＋＋レベルが出力されろ。この状態はセキコリ
ティ信号ＳＥ（：＝”Ｏ”と定義し、セキコリティロッ
ク状態であるとする。
が選択線Ｓ Ｅ Ｌ、により選択され、データ出力制御
信号Ｉ）ＯＣがアサートされると、ＳＥＯおよびＳＥＩ
の出力ｄｏおよびｄｌの状態により、ｄｏ＝ｄ、の場合
のみＥ Ｎ ＯＲの出力がｉｔ ＋ Ｉｌ＋レベルにな
る・ 一方、Ｅ Ｎ （’） Ｒの出力はＡ Ｎ ｒ）回路５
１に入力される。ＡＮｒ）回路５１への他の入力はＳ
Ｅ Ｔ、およびｎＯＣを入力とするｎＯＣの立上がりの
みを遅延させる遅延回路５３の出力信号ｎｏＣｄである
。Ａ Ｎ ＋）回路５１の出力はセット／リセット・フ
リップフロップＳ ＲＦ Ｆのセット人力Ｓに結合する
。５ＲＦＦのりセッＩ−人力Ｒは電源投入後リセット信
号を発生するパ「フォンリセット回路５２の出力に結合
され、Ｓ ＲＦ Ｆの出力Ｑには電源投入直後には必ず
１１０ ＋＋レベルが出力されろ。この状態はセキコリ
ティ信号ＳＥ（：＝”Ｏ”と定義し、セキコリティロッ
ク状態であるとする。
次に第６図によりブリップフ［Ｉツブ５ＲＦＦのセット
タイミングを説明する。選択信号Ｓ ＥＬ、がアサート
され、更にデータ出力制御信号ｎｏｃがアサートされる
とｎｏＣの立上りに同期してＥＥＰＲＯＭ（ＳＥＯおよ
びＳＥ １）のデータ＝１５− ｄｏおよびｄｌが確定する。次にｎＯＣの遅延回路５３
の出力ＤＯＣｄに同期して、もしｄ。−ｄ□ならばＡＮ
ｒ）回路の出力ＳＳはＬＬ Ｉ ＩＩ レベル（第７図
ＳＳの実線）になりＳ ＲＦ Ｆの出力ＱはＮ ＯＩＴ
レベルからｉｉ １ ｒｒレベルに変化する（第７図
Ｑの実線）。ｄ （１≠ｄ１の場合にはＳＥＩ、。
タイミングを説明する。選択信号Ｓ ＥＬ、がアサート
され、更にデータ出力制御信号ｎｏｃがアサートされる
とｎｏＣの立上りに同期してＥＥＰＲＯＭ（ＳＥＯおよ
びＳＥ １）のデータ＝１５− ｄｏおよびｄｌが確定する。次にｎＯＣの遅延回路５３
の出力ＤＯＣｄに同期して、もしｄ。−ｄ□ならばＡＮ
ｒ）回路の出力ＳＳはＬＬ Ｉ ＩＩ レベル（第７図
ＳＳの実線）になりＳ ＲＦ Ｆの出力ＱはＮ ＯＩＴ
レベルからｉｉ １ ｒｒレベルに変化する（第７図
Ｑの実線）。ｄ （１≠ｄ１の場合にはＳＥＩ、。
ＯＯＣをどのように制御してもＡＮＤ回路５１の出力Ｓ
ＳにＩＩ １ ″ レベルが出力されることは無く、従
ってＳ ＲＦ Ｐの出力Ｑが” １ ”レベルになるこ
とは無い。すなオ）ちセキュリティロックが解除される
ことは無い。
ＳにＩＩ １ ″ レベルが出力されることは無く、従
ってＳ ＲＦ Ｐの出力Ｑが” １ ”レベルになるこ
とは無い。すなオ）ちセキュリティロックが解除される
ことは無い。
第７図に本実施例の詳細な回路図を示す。
第５図おにび第６図で説明した原理の実施例は第７図中
５７のブロックであり、電源投入で必ずリセッ１−する
ように構成したセット・リセットフリップフ［ｌツブ６
１．出力制御信号ｎｏｃの遅延回路５３を有する。又第
５図で説明したセキュリティＥＥＰＲＯＭ （ＳＥＯ，
５ＥＬ）を、セキュリティ機能の確実性を増すために、
４ビットに拡張しくＳＥＯ〜５Ｅ３）、ｄ ｏ−ｄ ａ
の一致判定をするオールＬＬ Ｉ ＩＩ、オール１１
（’ｌ ｇ判定回路５４を有し、他に電源電圧■ＣＣが
、例えば３へ６ｖのような一定範囲にあることを検出す
る電源型を検出回路５５．電源投入時に一定期間だけリ
セットパルスを発生するように構成し、た電源投入検出
回路５６を含む構成を行なっている。−ｈ記の構成によ
りフリップフロップ６１がセットされる条件は ■ ｄｏ−ｄ３がオール゛′１″またはオール″０″′
であること。
５７のブロックであり、電源投入で必ずリセッ１−する
ように構成したセット・リセットフリップフ［ｌツブ６
１．出力制御信号ｎｏｃの遅延回路５３を有する。又第
５図で説明したセキュリティＥＥＰＲＯＭ （ＳＥＯ，
５ＥＬ）を、セキュリティ機能の確実性を増すために、
４ビットに拡張しくＳＥＯ〜５Ｅ３）、ｄ ｏ−ｄ ａ
の一致判定をするオールＬＬ Ｉ ＩＩ、オール１１
（’ｌ ｇ判定回路５４を有し、他に電源電圧■ＣＣが
、例えば３へ６ｖのような一定範囲にあることを検出す
る電源型を検出回路５５．電源投入時に一定期間だけリ
セットパルスを発生するように構成し、た電源投入検出
回路５６を含む構成を行なっている。−ｈ記の構成によ
りフリップフロップ６１がセットされる条件は ■ ｄｏ−ｄ３がオール゛′１″またはオール″０″′
であること。
■ 電源電圧が３〜６■の範囲内であること。
■ ＤＯＣのパルス幅が遅延回路５３で決まる遅延時間
量−トの長いパルスであること。
量−トの長いパルスであること。
であり、上記■〜（３）の条件が同時に満たされたとき
だけセットされ保持される。
だけセットされ保持される。
リセットされる条件は
■ 電源投入時。
■ ＶＣＣが３〜６ｖの範囲を逸脱したとき。
のどちらかの条件が成立したときである。
本実施例は第７図５８内のブロックに示しまた、もう一
系列のセキュリティ回路を構成している。
系列のセキュリティ回路を構成している。
第２図のＥＥＰＲＯＭマトリクス１０およびセキュリテ
ィＥＥＰＲＯＭ２５とは別に設けたＥＥＰＲＯ’Ｍ素子
７０および分離用ＭＯ８ＦＥＴ７］、７２で構成される
セキュリティビットと、その情報を読み取るためのセキ
ュリティビットと対を成す負荷トランジスタ７３と、そ
の情報を増幅するためのインバータ７４から成る４組の
回路と、そのインバータの出力を入力とするＮＡＮｒ）
回路７５で構成されている。ＥＥＰＲＯＭ素子７０のゲ
ート電極は、Ｐウェル」二のＮ十拡散層抵抗およびダイ
オードから成る入力保護回路６０を介して書込み電源ｖ
Ｐに接続する。また７０のゲート電極はＶＰが開放状態
の場合に接地電位に固定するためのＭＯ８ＦＥ７７６に
接続する。分離用ＭＯ８ＦＥＴ７１．７２のゲート電極
はインバータ７７および高電圧リミット用ＭＯ３ＦＥＴ
７８を介して、ＥＥＰＲＯＭ素子７０のゲート電極と同
一の配線に接続する。
ィＥＥＰＲＯＭ２５とは別に設けたＥＥＰＲＯ’Ｍ素子
７０および分離用ＭＯ８ＦＥＴ７］、７２で構成される
セキュリティビットと、その情報を読み取るためのセキ
ュリティビットと対を成す負荷トランジスタ７３と、そ
の情報を増幅するためのインバータ７４から成る４組の
回路と、そのインバータの出力を入力とするＮＡＮｒ）
回路７５で構成されている。ＥＥＰＲＯＭ素子７０のゲ
ート電極は、Ｐウェル」二のＮ十拡散層抵抗およびダイ
オードから成る入力保護回路６０を介して書込み電源ｖ
Ｐに接続する。また７０のゲート電極はＶＰが開放状態
の場合に接地電位に固定するためのＭＯ８ＦＥ７７６に
接続する。分離用ＭＯ８ＦＥＴ７１．７２のゲート電極
はインバータ７７および高電圧リミット用ＭＯ３ＦＥＴ
７８を介して、ＥＥＰＲＯＭ素子７０のゲート電極と同
一の配線に接続する。
半導体製造プロセスが製造したままの
ＥＥＰＲＯＭ素子のしきい値Ｖ Ｌｈは約−０，５ｖ（
これをＶ ｔｈ Ｌとする）程度であり、従ってｖｐ電
極を開放またはグランド電位にした場合は導通常態にあ
る。このとき分離用ＭＯ８ＦＥＴ７１ 。
これをＶ ｔｈ Ｌとする）程度であり、従ってｖｐ電
極を開放またはグランド電位にした場合は導通常態にあ
る。このとき分離用ＭＯ８ＦＥＴ７１ 。
７２はオンであり、負荷トランジスタ７３とインバータ
７４を適正に設計することでＶ山■、の状態を検出する
ことができる。ＥＥＰＲＯＭ素子のしきい値Ｖｔｈを高
レベル（これをＶ Ｌｈ ＩＩとする）にシフトさせる
にはＥＥＰＲＯＭ素子７０を含むウェルの電位をグラン
ドレベルにし、ＶＰに＋１５０程度の電圧を１〜ｌ０ｍ
５間加えることで行なう。このときのＶ ｔｈ Ｈは例
えば＋３Ｖ程度になる。ｖＰに加える電圧がインバータ
７７のしきい値Ｖｔｈ （Ｉ Ｎ Ｖ）を越えるとイン
バータが反転し、分離用トランジスタ７］、７２はオフ
になる。７０のしきい値がＶ ｔｈ ＊□の状態でＶ
Ｐを開放またはグランドレベルにするとＥＴ’：ＰＲＯ
Ｍ素子７０はオフ、分離用トランジスタ７１．７２はオ
ンになり、負荷トランジスタ７３とインバータ７４によ
りＶ ｔｈ Ｈが検出される。７０．７＋。
７４を適正に設計することでＶ山■、の状態を検出する
ことができる。ＥＥＰＲＯＭ素子のしきい値Ｖｔｈを高
レベル（これをＶ Ｌｈ ＩＩとする）にシフトさせる
にはＥＥＰＲＯＭ素子７０を含むウェルの電位をグラン
ドレベルにし、ＶＰに＋１５０程度の電圧を１〜ｌ０ｍ
５間加えることで行なう。このときのＶ ｔｈ Ｈは例
えば＋３Ｖ程度になる。ｖＰに加える電圧がインバータ
７７のしきい値Ｖｔｈ （Ｉ Ｎ Ｖ）を越えるとイン
バータが反転し、分離用トランジスタ７］、７２はオフ
になる。７０のしきい値がＶ ｔｈ ＊□の状態でＶ
Ｐを開放またはグランドレベルにするとＥＴ’：ＰＲＯ
Ｍ素子７０はオフ、分離用トランジスタ７１．７２はオ
ンになり、負荷トランジスタ７３とインバータ７４によ
りＶ ｔｈ Ｈが検出される。７０．７＋。
７２．７３．７／Ｉの対は１対または複数対でもよく、
また、分離用トランジスタ７１．７２もどちらか一個の
みでもよい。
また、分離用トランジスタ７１．７２もどちらか一個の
みでもよい。
保護回路６０はＥＥＰＲＯＭ素子７０のゲートに書込み
電圧以上の正の高電圧の印加と、負電圧の印加を防止す
る。
電圧以上の正の高電圧の印加と、負電圧の印加を防止す
る。
以上述べたように第１のセキュリティ回路５７と第２の
セキュリティ回路５８を設け、各々の出力のＯＲをとる
ことによりセキュリティ機能を強化することができる。
セキュリティ回路５８を設け、各々の出力のＯＲをとる
ことによりセキュリティ機能を強化することができる。
以上説明したセキュリティ回路を用いて、ＥＥＰＲＯＭ
テストの容易さと、テスト後のＥＥＰＲＯＭの機密保護
を実現するための実施例を第８図により説明する。
テストの容易さと、テスト後のＥＥＰＲＯＭの機密保護
を実現するための実施例を第８図により説明する。
ＥＥＰＲＯＭｌｏｏはデータバスｒ′）Ｂとアドレスバ
スＡＢを介してＣＰＵｌ０Ｉと結合される。
スＡＢを介してＣＰＵｌ０Ｉと結合される。
またＡＲおよびｒ）ＢはＥＥＰＲＯＭテスト時に半導体
集積回路外部からアドレス、データを与えるためのアド
レスレポート１０２およびデータポート１０３にも結合
されている。ＥＥＰＲＯＭの書−２〇− 込み、読出しは制御信号ｃｓ、 Ｒｎ、Ｖ１７Ｒにより
制御される。
集積回路外部からアドレス、データを与えるためのアド
レスレポート１０２およびデータポート１０３にも結合
されている。ＥＥＰＲＯＭの書−２〇− 込み、読出しは制御信号ｃｓ、 Ｒｎ、Ｖ１７Ｒにより
制御される。
テストモードの判別はＥ ＥＰ ＲＯＭテス］−信号Ｅ
Ｔにより行なわれ、ＥＴ＝”（１”の場合はＣＰＵモー
ドであり、アドレスポー１−１０２からのアドレス入力
、データポー１−１０３からのデータ入出力は禁止され
、ＥＥＰＲＯＭに対するアドレスはＣＰＴＪＩＯＩから
のみ出力され、アドレスバスＡＢを介してＥＥＰＲＯＭ
ＩＱＱにケ、えられる。またデータもＣＰＵｌ０Ｉとの
間でデータバスＤＢを介して入出力される。制御信号は
外部端子ＣＥ、ＯＥ、ＷＥからの入力が禁ｌトされ、Ｃ
ＰＵからの制御信号ＷＥ’ 、（’）Ｅ’ 、ＣＥ’
が入力される。
Ｔにより行なわれ、ＥＴ＝”（１”の場合はＣＰＵモー
ドであり、アドレスポー１−１０２からのアドレス入力
、データポー１−１０３からのデータ入出力は禁止され
、ＥＥＰＲＯＭに対するアドレスはＣＰＴＪＩＯＩから
のみ出力され、アドレスバスＡＢを介してＥＥＰＲＯＭ
ＩＱＱにケ、えられる。またデータもＣＰＵｌ０Ｉとの
間でデータバスＤＢを介して入出力される。制御信号は
外部端子ＣＥ、ＯＥ、ＷＥからの入力が禁ｌトされ、Ｃ
ＰＵからの制御信号ＷＥ’ 、（’）Ｅ’ 、ＣＥ’
が入力される。
ＥＴ＝“１ ｔｐの場合はＥＥＰＲＯＭテストモードで
あり、このときはＣＰＵからデータバスＤＢおよびアド
レスバスＡＲへの出力が禁止され、アドレスバスＡＢへ
の入力はアドレスポート１０２を介して半導体集積回路
外部からアドレスＡ。〜ＡＨがり、えられ、更にＥ Ｅ
Ｐ ＲＯＭ制御イａ号も半導体集積回路外部からＣＥ、
ＤＥ、ＷＥがＪｊえら、ｔｔ ル。データハスＹ）Ｂと
半集回路外部とのインターフェイスはデータポート１．
０３を介して行なわれるが、データポートが動作可能に
なるためには、第８図で説明したセキコリティ回Ｎ１０
４の出力Ｓ Ｅ Ｃが” １ ”の場合のみである。
あり、このときはＣＰＵからデータバスＤＢおよびアド
レスバスＡＲへの出力が禁止され、アドレスバスＡＢへ
の入力はアドレスポート１０２を介して半導体集積回路
外部からアドレスＡ。〜ＡＨがり、えられ、更にＥ Ｅ
Ｐ ＲＯＭ制御イａ号も半導体集積回路外部からＣＥ、
ＤＥ、ＷＥがＪｊえら、ｔｔ ル。データハスＹ）Ｂと
半集回路外部とのインターフェイスはデータポート１．
０３を介して行なわれるが、データポートが動作可能に
なるためには、第８図で説明したセキコリティ回Ｎ１０
４の出力Ｓ Ｅ Ｃが” １ ”の場合のみである。
本実施例ではマイクロコンピュータのリセッ１〜端子Ｒ
ＥＳをＥ Ｅ Ｆ ＲＯＭテスト信号Ｅ Ｔで切換えＴ
’：ＥＰＲＯＭテスト千−ドでの全ピッ１−消去および
全ビット書込みの制御に用いている。このときＣＰ Ｕ
ニは強制的にリセット（ＲＥＳＥＴ＝Ｏ）をり、える
。ＥＴ＝ ”１” 、Ｒ’ＥＳ＝ ”１” （７）時に
全ビットモードが選択される。５ＥＣ＝”ｌ”の場合は
ＣＥ＝ Ｏ” 、ＯＥ＝ ”１．”のもとてｎ。
ＥＳをＥ Ｅ Ｆ ＲＯＭテスト信号Ｅ Ｔで切換えＴ
’：ＥＰＲＯＭテスト千−ドでの全ピッ１−消去および
全ビット書込みの制御に用いている。このときＣＰ Ｕ
ニは強制的にリセット（ＲＥＳＥＴ＝Ｏ）をり、える
。ＥＴ＝ ”１” 、Ｒ’ＥＳ＝ ”１” （７）時に
全ビットモードが選択される。５ＥＣ＝”ｌ”の場合は
ＣＥ＝ Ｏ” 、ＯＥ＝ ”１．”のもとてｎ。
〜［）７にオール１１ ］、 ＩＩを１ｊえ’ｒＷＥ＝
０” に’すると、全ピット消去シーｂ゛ンスが起動
され、ＥＥ Ｐ ＲＯＭのデータは全ビットｒｒ １
＋＋になる。
０” に’すると、全ピット消去シーｂ゛ンスが起動
され、ＥＥ Ｐ ＲＯＭのデータは全ビットｒｒ １
＋＋になる。
０１式＝“Ｑ” 、ＯＥ＝ ”ｌ”のもとでり。〜Ｆ）
７にオール” （１”を与えてＷＥ＝”０”にすると全
ピッ１−書込みシーケンスが起動され、Ｅ Ｅ Ｆ）
ＲＯＭのデータは全ピッｆ・Ｃ〕Ｈになる。
７にオール” （１”を与えてＷＥ＝”０”にすると全
ピッ１−書込みシーケンスが起動され、Ｅ Ｅ Ｆ）
ＲＯＭのデータは全ピッｆ・Ｃ〕Ｈになる。
ＳＥ Ｃ＝ ”Ｏ” （７４合は、ｃ＋・：＝ ”ｎ”
、 ＯＥ＝ ＬＬ Ｉ ＋＋のもとてＷ ［５二”
Ｑ ”にすると＋］ノッ１−消去シーケンスが起動され
、Ｅト冊１１．！ ＯＭのデ・−タは全ピッｌ−”ｌ”
になる。ここＰ言うＥＥＰＲＯＭどけ第７２図で説明し
たＩ−： Ｅ Ｐ ＲＯＭメモリマトリクス１０のｌ
ｆｉ ３８４ビット・オ９．上びセキユリティドトロ’
Ｒｎへ４２０のＺ！５６ビツ１−（ＳＥＯ〜ＳＥ３を
含む）であり、第７図に示し。
、 ＯＥ＝ ＬＬ Ｉ ＋＋のもとてＷ ［５二”
Ｑ ”にすると＋］ノッ１−消去シーケンスが起動され
、Ｅト冊１１．！ ＯＭのデ・−タは全ピッｌ−”ｌ”
になる。ここＰ言うＥＥＰＲＯＭどけ第７２図で説明し
たＩ−： Ｅ Ｐ ＲＯＭメモリマトリクス１０のｌ
ｆｉ ３８４ビット・オ９．上びセキユリティドトロ’
Ｒｎへ４２０のＺ！５６ビツ１−（ＳＥＯ〜ＳＥ３を
含む）であり、第７図に示し。
たＥＥＰＲＯＭ素了７０は含まない。
全ビット消去またｌｊ全ビット書込みを実行した場合は
、セキコリティＴ’： Ｅ Ｐ Ｒ□へ４のデ・−夕は
オール” ａ ”また目オール”Ｉ”ｉこなり、第８図
で説明し、たｄ （１〜（１１，がオール”ｎ”、オー
ル” ｌ ”になりセキコリティ解除の条件が成）７Ｌ
、半導体集積回路外部からのＥ Ｅ Ｐ ＲＯＭデスト
が可能になる。
、セキコリティＴ’： Ｅ Ｐ Ｒ□へ４のデ・−夕は
オール” ａ ”また目オール”Ｉ”ｉこなり、第８図
で説明し、たｄ （１〜（１１，がオール”ｎ”、オー
ル” ｌ ”になりセキコリティ解除の条件が成）７Ｌ
、半導体集積回路外部からのＥ Ｅ Ｐ ＲＯＭデスト
が可能になる。
次に、本実施例の１を導体集積回路がｆｉ造され、一度
も書込みまたは消去がｆ７なオ）れでぃない状態カｅｌ
Ｅ Ｅ Ｐ ＲＯＭテストＪ′ンよび機密保＾のための
セキコリティまでの操作手順について説明する。
も書込みまたは消去がｆ７なオ）れでぃない状態カｅｌ
Ｅ Ｅ Ｐ ＲＯＭテストＪ′ンよび機密保＾のための
セキコリティまでの操作手順について説明する。
■ 第８図に示すＥＥＰＲＯＭテスト信号ＥＴ＝′″１
”のもとて八〇 −Ａ １１からセキュリティＥＥＰ
ＲＯＭ （第２図の２５）を選択するアドレスをり、え
、ＣＥ＝ ”ｏ” 、ｗＥ＝ ”１”で（’） Ｅ ＝
”１１” ニすると第８図のＳ Ｅ Ｃが″ビ′にな
り、データポー）−１０３がイネーブルになる。” ｌ
”になり、データポート１０３がイネーブルになる。
”のもとて八〇 −Ａ １１からセキュリティＥＥＰ
ＲＯＭ （第２図の２５）を選択するアドレスをり、え
、ＣＥ＝ ”ｏ” 、ｗＥ＝ ”１”で（’） Ｅ ＝
”１１” ニすると第８図のＳ Ｅ Ｃが″ビ′にな
り、データポー）−１０３がイネーブルになる。” ｌ
”になり、データポート１０３がイネーブルになる。
この状態で外部端子から直接Ｅ Ｅ Ｐ Ｒ，ＯＭアク
セスが可能になりテス１−を行なうごとができる。
セスが可能になりテス１−を行なうごとができる。
（か デス１−終了後はセキュリティピッ１〜（Ｓ Ｅ
Ｏ−８ｌ’−ａ ）にオール” （＋ ”またはオー
ルｔｔ １ ｒ＋以外のデータを書込むことで、次回の
電源投入からは、−［１記■の操作をしてもデータポー
１−１０３がイネーブルにならず、半導体集積回路外部
からのダイレクトアクセスは禁止され、Ｅ Ｉ’： Ｐ
ＲＯＭの機密が保持される。
Ｏ−８ｌ’−ａ ）にオール” （＋ ”またはオー
ルｔｔ １ ｒ＋以外のデータを書込むことで、次回の
電源投入からは、−［１記■の操作をしてもデータポー
１−１０３がイネーブルにならず、半導体集積回路外部
からのダイレクトアクセスは禁止され、Ｅ Ｉ’： Ｐ
ＲＯＭの機密が保持される。
■ Ｅ Ｅ Ｐ Ｒ（１Ｍナス１へがｎ）能ろ・状態、
ず右・わち−１−記（ｐの状態に戻るために＋＋ｌ：
ｉ＜ ’ｒ’ ＝ ” Ｉ ”ＲＥＳ：”Ｉ”、Ｃ１づ
＝”０”、Ｃ）Ｔｉ：”Ｉ”のもとてＷ＋＝：＝”（’
ｌ”にするどメ干すマ１−リクス（第２図の１０）のデ
・−夕の消去と共にセキュリティビット（第２図の２５
）も消去され、ヒｈ［ｉ■の操作後番丁テストが＋＋（
能になる。
ず右・わち−１−記（ｐの状態に戻るために＋＋ｌ：
ｉ＜ ’ｒ’ ＝ ” Ｉ ”ＲＥＳ：”Ｉ”、Ｃ１づ
＝”０”、Ｃ）Ｔｉ：”Ｉ”のもとてＷ＋＝：＝”（’
ｌ”にするどメ干すマ１−リクス（第２図の１０）のデ
・−夕の消去と共にセキュリティビット（第２図の２５
）も消去され、ヒｈ［ｉ■の操作後番丁テストが＋＋（
能になる。
■ 第８図のＶ Ｐに高電圧をＩｊえＥ Ｔ； Ｐ Ｒ
（’１ Ｍ素子７０のしきい値Ｖ Ｌｌ＋を高レベルｉ
ｎ’、 Ｌ、た場合には永久にテスト千− ドに戻る。
（’１ Ｍ素子７０のしきい値Ｖ Ｌｌ＋を高レベルｉ
ｎ’、 Ｌ、た場合には永久にテスト千− ドに戻る。
τとはできない。
第９図によりＥ Ｉｅ Ｐ ＲＯＭの千−ドおよびモー
ド選択について説明する。ご二でＣＭ倍信号Ｅ Ｅ Ｆ
ＲＯＭテスト時に使用する、Ｉｌ′導体集積回路外部
からの人カイ４号であり全ＥＥ Ｐ ＲＯＭ索ｆ−を選
択するか、ページ＋Ｂ位で選択するかを決めるための制
御信号である（第８図のＴ＝： Ｅ ｒ）Ｒ（’１ Ｍ
テストモードでのＲＥＳ信号に相当する）。
ド選択について説明する。ご二でＣＭ倍信号Ｅ Ｅ Ｆ
ＲＯＭテスト時に使用する、Ｉｌ′導体集積回路外部
からの人カイ４号であり全ＥＥ Ｐ ＲＯＭ索ｆ−を選
択するか、ページ＋Ｂ位で選択するかを決めるための制
御信号である（第８図のＴ＝： Ｅ ｒ）Ｒ（’１ Ｍ
テストモードでのＲＥＳ信号に相当する）。
Ｓ ｔａｎｄｌ）ｙ ： ＣＥ ＝ ” Ｈ”ではＥ
ｆ： Ｆ ＲＯＭモジュールはスタンバイど４・る。
ｆ： Ｆ ＲＯＭモジュールはスタンバイど４・る。
Ｒｅａｄ ：入力されるアドレス情報に従ってＥＥ
ＰＲＯＭの１バイトを読出す。
ＰＲＯＭの１バイトを読出す。
Ｗｒｉｔｅｌ ：第４図のシーケンスの（Ａ、）（Ｂ）
（Ｃ）（Ｅ）（Ｇ）（Ｈ）を実行する。
（Ｃ）（Ｅ）（Ｇ）（Ｈ）を実行する。
Ｗｒｉｔｅ２ ：第４図のシーケンスの（Ａ）（Ｂ）（
Ｃ）（Ｇ）（Ｈ）を実行する。
Ｃ）（Ｇ）（Ｈ）を実行する。
Ｐ ａｇｅ Ｅ ｒａｇｅ ：第４図のシーケンスの（
Ａ）（Ｒ）（Ｃ）（Ｅ）（Ｈ）を実行する二 Ｅｒａｓｅ／Ｗｒｊｔｅ Ｔｎｈｉｂｊｔ：第４図のシ
ーケンス（Ａ）（Ｒ）（Ｃ）（Ｈ）を実行する。
Ａ）（Ｒ）（Ｃ）（Ｅ）（Ｈ）を実行する二 Ｅｒａｓｅ／Ｗｒｊｔｅ Ｔｎｈｉｂｊｔ：第４図のシ
ーケンス（Ａ）（Ｒ）（Ｃ）（Ｈ）を実行する。
Ｄａｔａ Ｐｏｌｌｊｎｇ ： Ｂ Ｓ Ｙ ＝ ”Ｏ
”の間にＥＥＰＲＯＭをリードした場合は、最後にライ
トしたデータの最上位ビットの反転データが読出される
。下位６ビットにはＩＩ ＯＨが出力される。
”の間にＥＥＰＲＯＭをリードした場合は、最後にライ
トしたデータの最上位ビットの反転データが読出される
。下位６ビットにはＩＩ ＯＨが出力される。
Ｓ 、Ｅ Ｅ Ｐ Ｒ，ｅａｄ ：セキュリティ情報
を記憶するセキュリティＥＥＰＲＯＭがアドレス情報に
よって選択され、そのデータが読出される。
を記憶するセキュリティＥＥＰＲＯＭがアドレス情報に
よって選択され、そのデータが読出される。
Ｓ Ｅ Ｅ Ｐ Ｗｒｉｔｅ ニアドレス情報によりセ
キュリティＥＥＰＲＯＭが選択され、セキュリティ情報
を書込む。
キュリティＥＥＰＲＯＭが選択され、セキュリティ情報
を書込む。
Ｃｈｉｐ Ｅ ｒａｓｅ ：データエリアアセキュリテ
ィエリアのＥＥＰＲＯＭの全ビットを１１１ 、ｌにす
る。
ィエリアのＥＥＰＲＯＭの全ビットを１１１ 、ｌにす
る。
Ｃｈｊｐ Ｗｒｊｔ、ｅ ：データエリアアセキュリテ
ィエリアのＥＥＰＲＯＭの全ビットをｕ Ｏｔｚにする
。
ィエリアのＥＥＰＲＯＭの全ビットをｕ Ｏｔｚにする
。
ＥＥＰＲＯＭテストモードでは−１−記の全てのモード
を選択することが可能であるが、ＣＰ ＩＪからのアク
セスモードではＳ Ｅ Ｅ Ｐ Ｒｅａｄ／ Ｗｒｉ
ｔ、ｅ。
を選択することが可能であるが、ＣＰ ＩＪからのアク
セスモードではＳ Ｅ Ｅ Ｐ Ｒｅａｄ／ Ｗｒｉ
ｔ、ｅ。
（”；ｈｉｐ Ｅｒａｓｅ／ ＷｒＮ：ｅは禁止される
。
。
このようにして、本実施例によれば、マイクロコンピュ
ータのＣＰ Ｕ機能を用いずにＥＥＰＲＯＭテストが可
能ｌ１なり半導体集積回路テストの効率化を図ることが
でき、さらにテスト後には、半導体集積回路外部からの
直接のＥＥＰＲＯＭアクセスを禁止し、Ｃｐ ＴＪから
のみアクセスを可能にすることでＥＥＰＲ’ＯＭデータ
の機密を守ることができる。
ータのＣＰ Ｕ機能を用いずにＥＥＰＲＯＭテストが可
能ｌ１なり半導体集積回路テストの効率化を図ることが
でき、さらにテスト後には、半導体集積回路外部からの
直接のＥＥＰＲＯＭアクセスを禁止し、Ｃｐ ＴＪから
のみアクセスを可能にすることでＥＥＰＲ’ＯＭデータ
の機密を守ることができる。
またＥＥＰＲＯＭを制御するレジスタを設けたことで、
ＥＥＰＲＯＭの動作モードの拡張、すなわち、消去を禁
止したページ単位の書込み、ページｍ位での消去、消去
および書込み禁止機能を実現することができる。
ＥＥＰＲＯＭの動作モードの拡張、すなわち、消去を禁
止したページ単位の書込み、ページｍ位での消去、消去
および書込み禁止機能を実現することができる。
以上説明したように、本発明によれば、ＥＥＰＲＯＭを
内蔵したマイクロコンピュータ等の半導体集積回路にお
いて、内蔵ＥＥＰＲＯＭのテストが容易に行なえ、テス
ト後には ＥＥＰＲＯＭデータが直接半導体集積回路外部に出力さ
れることのない機密保持機能を持った半導体集積回路を
提供することができる。
内蔵したマイクロコンピュータ等の半導体集積回路にお
いて、内蔵ＥＥＰＲＯＭのテストが容易に行なえ、テス
ト後には ＥＥＰＲＯＭデータが直接半導体集積回路外部に出力さ
れることのない機密保持機能を持った半導体集積回路を
提供することができる。
また、内蔵ＥＥＰＲＯＭの書込み機能を強化することで
、マイクロコンピュータのプログラム効率の向上、書込
みプロテクシ目ンの向上等の効果がある。
、マイクロコンピュータのプログラム効率の向上、書込
みプロテクシ目ンの向上等の効果がある。
第１図はマイクロコンピュータの全体構成図、第２図は
ＥＥＰＲＯＭブロックの構成図、第３図＝２８− はＥＥＰＦＩ！ＯＭ制御レジスタの構成図、第４図はＥ
ＥＰＲ（１）ＥＥＰＲＯＭの制御シーケンス図、第５図
はセキュリティの原理図、第６図は第５図のタイミング
図、第７図はセキュリティ回路図、第８図はセキュリテ
ィの全体図、第９図はＥ Ｅ Ｐ Ｒ０Ｍモードの説明
図である。 ｌ：半導体活版、２：Ｃ１）ＴＴ、３：ＲＡＭ、４：Ｒ
ＯＭ、５ ： Ｆ’：ＥＰＲｎＭ、６：バス、７：Ｔ１
０．８：テスト回路、９：ＥＥＰＲＯＭモジュール、ｌ
Ｏ： ＥＥＰＲＯＭメモリマトリクス、１１：ｘデコ
ーダ、１２：Ｙセレクタ、１３ニアドレスラツチ、１４
ニアドレスバツフア、１５ニアドレスバス、１６：セン
スアンプ、１７：データパス、１８：データバッファ、
１９：データラッチ、２０：ＥＥＰＲ（’ＩＭ制御回路
、２１：制御バッファ、２２：制御ラッチ、２３ ：
ＣＰ ＴＪで発生される制御信号、２４：テストポート
、２５：セキュリティＥＥＰＲ，（ＴＩＭ、２６：デコ
ーダ、２７：セキュリティ回路、２８ ： ＥＣＲ１２
９：同期回路、３０：書き込み禁止信号５３１：カラム
ラッチ、５ ｎ ： ＥＮＯＲ回路、５１８ＡＮｒ）回
路、５２：パワオンリセット回路、５３：遅延回路、５
４：判定回路、５５：電源電圧検出回路、５６：＠源投
入検出回路、５７．５８：セキュリティ回路、５９：セ
キコリティピッ１〜．７０：ＥＥＰＲＯＭ、７］、７２
８分離用ＭＯ８Ｆト：゛Ｉ′、７３：負荷１−ランジス
タ（λ［ｌ５ＦＥＴ）、７４ ：インバータ、７５：Ｎ
ＡＮｎ回路、７６ ： ＭＯＳ Ｆ＋’：Ｔ、７７：イ
ンバータ、７８：ＭＯ８ＦＥ１−５１０１ニド：ＥＰＲ
ＯＭ、］（’１１：ＣＰＴＪ、１０２ニアドレスポーｌ
−１１０３：データボート、］０４：ヤキコリティ回路
、ＡＢ＝アドレスバス、１１Ｒ：データパス。 ’ＭＱ− 吊３図 ２プ、同ス月団）昏 ３θ゛１込μ禁上信号 第５図 第４図
ＥＥＰＲＯＭブロックの構成図、第３図＝２８− はＥＥＰＦＩ！ＯＭ制御レジスタの構成図、第４図はＥ
ＥＰＲ（１）ＥＥＰＲＯＭの制御シーケンス図、第５図
はセキュリティの原理図、第６図は第５図のタイミング
図、第７図はセキュリティ回路図、第８図はセキュリテ
ィの全体図、第９図はＥ Ｅ Ｐ Ｒ０Ｍモードの説明
図である。 ｌ：半導体活版、２：Ｃ１）ＴＴ、３：ＲＡＭ、４：Ｒ
ＯＭ、５ ： Ｆ’：ＥＰＲｎＭ、６：バス、７：Ｔ１
０．８：テスト回路、９：ＥＥＰＲＯＭモジュール、ｌ
Ｏ： ＥＥＰＲＯＭメモリマトリクス、１１：ｘデコ
ーダ、１２：Ｙセレクタ、１３ニアドレスラツチ、１４
ニアドレスバツフア、１５ニアドレスバス、１６：セン
スアンプ、１７：データパス、１８：データバッファ、
１９：データラッチ、２０：ＥＥＰＲ（’ＩＭ制御回路
、２１：制御バッファ、２２：制御ラッチ、２３ ：
ＣＰ ＴＪで発生される制御信号、２４：テストポート
、２５：セキュリティＥＥＰＲ，（ＴＩＭ、２６：デコ
ーダ、２７：セキュリティ回路、２８ ： ＥＣＲ１２
９：同期回路、３０：書き込み禁止信号５３１：カラム
ラッチ、５ ｎ ： ＥＮＯＲ回路、５１８ＡＮｒ）回
路、５２：パワオンリセット回路、５３：遅延回路、５
４：判定回路、５５：電源電圧検出回路、５６：＠源投
入検出回路、５７．５８：セキュリティ回路、５９：セ
キコリティピッ１〜．７０：ＥＥＰＲＯＭ、７］、７２
８分離用ＭＯ８Ｆト：゛Ｉ′、７３：負荷１−ランジス
タ（λ［ｌ５ＦＥＴ）、７４ ：インバータ、７５：Ｎ
ＡＮｎ回路、７６ ： ＭＯＳ Ｆ＋’：Ｔ、７７：イ
ンバータ、７８：ＭＯ８ＦＥ１−５１０１ニド：ＥＰＲ
ＯＭ、］（’１１：ＣＰＴＪ、１０２ニアドレスポーｌ
−１１０３：データボート、］０４：ヤキコリティ回路
、ＡＢ＝アドレスバス、１１Ｒ：データパス。 ’ＭＱ− 吊３図 ２プ、同ス月団）昏 ３θ゛１込μ禁上信号 第５図 第４図
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサと書込み可能な読出し専用メモ
リ（ＰＲＯＭ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）とデータ母線を含む半導体集
積回路において、上記ＰＲＯＭがマイクロプロセッサか
らの制御信号による書込みおよび読出しと、半導体集積
回路外部から与える信号による書込みおよび読出しが行
なえる第１のＰＲＯＭ領域と、半導体集積回路外部から
の書込みおよび読出しが行なえる第２のＰＲＯＭ領域と
から成ることを特徴とする半導体集積回路。 ２、第１のＰＲＯＭ領域と第２のＰＲＯＭ領域は同一の
検出増幅回路を経て同一のデータ母線に読出される手段
を設けたことを特徴とする特許請求の範囲第１項の半導
体集積回路。 ３、ＰＲＯＭは電気的に消去可能なＰＲＯＭ（ＥＥＰＲ
ＯＭ：Ｅｌｅｃｔｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）である特許請
求の範囲の第１項又は第２項の半導体集積回路。 ４、第２ＥＥＰＲＯＭ領域に半導体集積回路外部からの
第１ＥＥＰＲＯＭ領域および第２ＥＥＰＲＯＭ領域への
書込みおよび読出し禁止情報を含むことを特徴とする特
許請求の範囲第１項の半導体集積回路。 ５、禁止情報を持つ全ビットが同一２進情報を持つ場合
に半導体集積回路外部からの書込みおよび読出しを許可
する手段を設けたことを特徴とする特許請求の範囲第４
項の半導体集積回路。 ６、半導体集積回路外部からの信号により、第１および
第２ＥＥＰＲＯＭ領域が同時または別々に領域毎全消去
する手段を設けたことを特徴とする特許請求の範囲第１
項の半導体集積回路。 ７、半導体集積回路外部からの書込みおよび読出しを禁
止する第１の手段と第２の手段を設け、第１の禁止手段
の解除は半導体集積回路外部からの信号により可能であ
り、第２の禁止手段の解除は半導体集積回路外部からの
信号では不可能にする手段を設けたことを特徴とする特
許請求の範囲第１項の半導体集積回路。 ８、主電源レベル検出回路を含み、主電源電圧範囲を禁
止手段の解除のための一条件とする手段を設けたことを
特徴とする特許請求の範囲第７項の半導体集積回路。 ９、ＥＥＰＲＯＭとマイクロプロセッサを含む半導体集
積回路において、上記ＥＥＰＲＯＭへの書込み制御を、
マイクロプロセッサのクロックとは非同期で、独立した
クロックにより行なう手段を設けたことを特徴とする特
許請求の範囲第１項の半導体集積回路。 １０、ＥＥＰＲＯＭとマイクロプロセッサを含む半導体
集積回路において、上記ＥＥＰＲＯＭへの書込みおよび
消去を制御する情報を持つレジスタ手段を設けたことを
特徴とする特許請求の範囲第１項の半導体集積回路。 １１、レジスタの第１ビットが消去禁止情報、第２ビッ
トが書込み禁止情報を持ち、第１ビットと第２ビットの
組合せにより、消去と書込みの両動作を禁止する手段を
設けたことを特徴とする特許請求の範囲第１０項の半導
体集積回路。 １２、消去状態のデータを論理“１”、書込み状態のデ
ータを論理“０”とする組合せまたは消去状態のデータ
を論理“０”、書込み状態のデータを論理“１”とする
組合せを記憶情報として持つＥＥＰＲＯＭとマイクロプ
ロセッサとデータ毎線を含む半導体集積回路において、
上記ＥＥＰＲＯＭの機能として下記の（１）〜（６）の
機能のうち少くとも１つ以上の機能を実現する手段を有
することを特徴とする特許請求の範囲第１項記載の半導
体集積回路。 （１）ＥＥＰＲＯＭへの書込みの結果、 ＥＥＰＲＯＭデータが、書込みまえのＥＥＰＲＯＭデー
タと書込みデータとの論理積または論理和となる書込み
機能 （２）上記（１）がデータ毎線数と等しい語単位または
複数語単位で行なえる機能 （３）データ毎線数と等しい語単位または複数語単位で
ＥＥＰＲＯＭ領の消去が行なえる機能 （４）上記（３）の消去単位がＥＥＰＲＯＭ素子群の１
行または一列である機能 （５）上記（３）の消去単位がＥＥＰＲＯＭ素子群の全
領域または、少なくとも１／２以上の領域である機能
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21784485A JP2723885B2 (ja) | 1985-10-02 | 1985-10-02 | 半導体集積回路 |
| KR1019860008139A KR870004452A (ko) | 1985-10-02 | 1986-09-29 | 반도체 집적회로 |
| US07/726,113 US5175840A (en) | 1985-10-02 | 1991-06-21 | Microcomputer having a PROM including data security and test circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21784485A JP2723885B2 (ja) | 1985-10-02 | 1985-10-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6278643A true JPS6278643A (ja) | 1987-04-10 |
| JP2723885B2 JP2723885B2 (ja) | 1998-03-09 |
Family
ID=16710644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21784485A Expired - Lifetime JP2723885B2 (ja) | 1985-10-02 | 1985-10-02 | 半導体集積回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2723885B2 (ja) |
| KR (1) | KR870004452A (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2723885B2 (ja) | 1998-03-09 |
| KR870004452A (ko) | 1987-05-09 |
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