JPS59141815A - デジタル集積回路の入力ノイズフイルタ - Google Patents
デジタル集積回路の入力ノイズフイルタInfo
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- JPS59141815A JPS59141815A JP1575283A JP1575283A JPS59141815A JP S59141815 A JPS59141815 A JP S59141815A JP 1575283 A JP1575283 A JP 1575283A JP 1575283 A JP1575283 A JP 1575283A JP S59141815 A JPS59141815 A JP S59141815A
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- JP
- Japan
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- circuit
- clock
- output
- noise filter
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- 230000010363 phase shift Effects 0.000 claims abstract description 7
- 238000005070 sampling Methods 0.000 abstract description 2
- 238000010348 incorporation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル集積回路の入力段に付加する入力ノ
イズフィルタに関する。
イズフィルタに関する。
極めて強いノイズ環境下で使用する電子機器（例えば自
動車用コンピュータ）のデジタル化が近年盛んである。
動車用コンピュータ）のデジタル化が近年盛んである。
この場合デジタルＩＣの入力端子の中には、ノイズが混
入するとシステム全体に悪影響を及ぼすものが少なくな
い。例えば回転同期制御では回転数クロックを誤検出す
るとシステム動作不良の原因になる。
入するとシステム全体に悪影響を及ぼすものが少なくな
い。例えば回転同期制御では回転数クロックを誤検出す
るとシステム動作不良の原因になる。
従来はこの種のノイズを吸収するために、デジタルＩＣ
の入力端子にノイズ吸収用のコンデンサを付加すること
がある。ところが、この方法では外付けの部品点数が増
えると共にコストアンプにつながる欠点がある。また上
記の欠点を除去するためにデジタルＩＣの入力段をシュ
ミットトリガ型とすることもあるが、この方法でも入力
スレフショルドを越えるノイズの弁別は無理である。一
方、マイクロコンピュータを利用する場合にはプログラ
ムによるソフトフィルタを構成できるが、そのためには
プログラム容量が増加してメモリを消費する難点がある
。
の入力端子にノイズ吸収用のコンデンサを付加すること
がある。ところが、この方法では外付けの部品点数が増
えると共にコストアンプにつながる欠点がある。また上
記の欠点を除去するためにデジタルＩＣの入力段をシュ
ミットトリガ型とすることもあるが、この方法でも入力
スレフショルドを越えるノイズの弁別は無理である。一
方、マイクロコンピュータを利用する場合にはプログラ
ムによるソフトフィルタを構成できるが、そのためには
プログラム容量が増加してメモリを消費する難点がある
。
本発明は、上記の欠点がなく簡単な論理回路で構成でき
、ＩＣ化が容易なノイズフィルタを提供しようとするも
のである。
、ＩＣ化が容易なノイズフィルタを提供しようとするも
のである。
本発明は、デジタル集積回路の入力端子に与えられた入
力信号を入力サンプルクロツクでシフトするシフトレジ
スタと、該シフトレジスタの各段の出力レベルが全て一
致したときゲート信号を生ずる排他的論理和回路と、該
ゲート信号が生じている期間だけ前記入力サンプルクロ
ツクを移相して出力更新クロックを発生する移相回路と
、該出力更新ｉロックが生ずる毎に前記シフトレジスタ
の最終段の出力を取り込む出力ラッチ回路とを備えるこ
とを特徴とするが、以下図示の実施例を参照しながらこ
れを詳細に説明する。
力信号を入力サンプルクロツクでシフトするシフトレジ
スタと、該シフトレジスタの各段の出力レベルが全て一
致したときゲート信号を生ずる排他的論理和回路と、該
ゲート信号が生じている期間だけ前記入力サンプルクロ
ツクを移相して出力更新クロックを発生する移相回路と
、該出力更新ｉロックが生ずる毎に前記シフトレジスタ
の最終段の出力を取り込む出力ラッチ回路とを備えるこ
とを特徴とするが、以下図示の実施例を参照しながらこ
れを詳細に説明する。
第１図は本発明の一実施例を示す構成図で、第２図は各
部の信号波形図である。第１図においてＦ Ｆ’ ｒ〜
ＦＦＮはＤタイプのフリップフロップで、Ｎ段のシフト
レジスタＳＲを構成する。■はフリップフロップＦＦ＋
〜ＦＦＮの各出力Ｑ１〜ＱＮを入力とする排他的論理和
回路で、全入力が一致した場合にのみゲート信号ＥＯＲ
を発生する。２は移相回路で、シフトレジスタＳＲを駆
動する入力サンプルクロツクＣＫ＋を例えば１／２周期
移相した出力更新クロックＣＫ２を発生する。３は出力
更新クロックＣＫ２によってシフトレジスタＳＲ最終段
の出力ＱＮをラッチするラッチ回路で、Ｄタイプのフリ
ップフロップを用いである。
部の信号波形図である。第１図においてＦ Ｆ’ ｒ〜
ＦＦＮはＤタイプのフリップフロップで、Ｎ段のシフト
レジスタＳＲを構成する。■はフリップフロップＦＦ＋
〜ＦＦＮの各出力Ｑ１〜ＱＮを入力とする排他的論理和
回路で、全入力が一致した場合にのみゲート信号ＥＯＲ
を発生する。２は移相回路で、シフトレジスタＳＲを駆
動する入力サンプルクロツクＣＫ＋を例えば１／２周期
移相した出力更新クロックＣＫ２を発生する。３は出力
更新クロックＣＫ２によってシフトレジスタＳＲ最終段
の出力ＱＮをラッチするラッチ回路で、Ｄタイプのフリ
ップフロップを用いである。
これらによって本例のデジタルフィルタは構成され、Ｉ
Ｃの入力端子４から入力信号ＩＮがシフトレジスタＳＲ
に供給される。また、入力サンプルクロックＣＫＩも他
の入力端子５から供給されるが、ランチ回路３の出力Ｑ
′は内部端子６を経てフィルタ出力ＯＵＴとなる。移相
回路２の動作可能期間は排他的論理和回路１がゲート信
号ＥＯＲを生ずる期間だけに限定される。
Ｃの入力端子４から入力信号ＩＮがシフトレジスタＳＲ
に供給される。また、入力サンプルクロックＣＫＩも他
の入力端子５から供給されるが、ランチ回路３の出力Ｑ
′は内部端子６を経てフィルタ出力ＯＵＴとなる。移相
回路２の動作可能期間は排他的論理和回路１がゲート信
号ＥＯＲを生ずる期間だけに限定される。
入力サンプルクロックＣＫ＋の周波数は、予想されるノ
イズ周波数より充分に低く設定する。排他的論理和回路
１はシフトレジスタＳＲのＮビットが全て同じレベルの
場合に出力ラッチ３の内容、従ってフィルタ出力ＯＵＴ
を更新可能とする。このとき、移相回路２によってラン
チ回路３の出力更新クロックＣＫ２の位相を入力サンプ
ルクロックＣＫ＋と異ならせるのは、サンプル時のシフ
トレジスフ変化による不安定動作を無くするためである
。
イズ周波数より充分に低く設定する。排他的論理和回路
１はシフトレジスタＳＲのＮビットが全て同じレベルの
場合に出力ラッチ３の内容、従ってフィルタ出力ＯＵＴ
を更新可能とする。このとき、移相回路２によってラン
チ回路３の出力更新クロックＣＫ２の位相を入力サンプ
ルクロックＣＫ＋と異ならせるのは、サンプル時のシフ
トレジスフ変化による不安定動作を無くするためである
。
第２図のフィルタ入力ＩＮはＬ（ロー）レベルからＨ（
ハイ）レベルへ変化した後、Ｈレベル中にノイズＮが混
入した様子を示している。シフトレジスタＳＲの各段の
出力Ｑ１〜ＱＮにＬレヘ）し部分Ｎ′があるのもこのノ
イズＮに対応したものであご。しかし、排他的論理和回
路１の出力ＥＯＲがＬレベルである間は出力更新クロ・
ツクＣＫ２が生じないので、ランチ回路３の出力ＯＵＴ
にＮ′に対応したノイズは現われない。
ハイ）レベルへ変化した後、Ｈレベル中にノイズＮが混
入した様子を示している。シフトレジスタＳＲの各段の
出力Ｑ１〜ＱＮにＬレヘ）し部分Ｎ′があるのもこのノ
イズＮに対応したものであご。しかし、排他的論理和回
路１の出力ＥＯＲがＬレベルである間は出力更新クロ・
ツクＣＫ２が生じないので、ランチ回路３の出力ＯＵＴ
にＮ′に対応したノイズは現われない。
“第３図はシフトレジスタＳＲを２段のフリップフロッ
プＦ’Ｆ＋、ＦＦ−２で構成した具体例で、排他的論理
和回路１は２人力の排他的論理和ゲートで構成され、ま
だ移相回路２は２人力のノアゲートで構成される。この
ときの入力サンプルクロックＣＫ＋は１００μＳＥＣ周
期を想定し、またクロックＣＫ２はクロックＣＫ＋を反
転したものとしである（デユーティ５０％であれば１／
２周期位相がずれる）。尚、７はシュミ・ノド回路であ
るが、これは省略しても構わない。
プＦ’Ｆ＋、ＦＦ−２で構成した具体例で、排他的論理
和回路１は２人力の排他的論理和ゲートで構成され、ま
だ移相回路２は２人力のノアゲートで構成される。この
ときの入力サンプルクロックＣＫ＋は１００μＳＥＣ周
期を想定し、またクロックＣＫ２はクロックＣＫ＋を反
転したものとしである（デユーティ５０％であれば１／
２周期位相がずれる）。尚、７はシュミ・ノド回路であ
るが、これは省略しても構わない。
以上述べたように本発明によれば、デジタル論理回路だ
けでノイズフィルタを構成できるので、ＩＣ内部に組込
むことが可能である。また入力サンプルクロツクの周波
数を変えるだけでフィルりの周波数を変更できるので、
フィルタの周波数レンジを広くとれる利点がある。さら
にはシフトレジスタの段数を増加するだけでノイズ弁別
性が向上する利点もある。
けでノイズフィルタを構成できるので、ＩＣ内部に組込
むことが可能である。また入力サンプルクロツクの周波
数を変えるだけでフィルりの周波数を変更できるので、
フィルタの周波数レンジを広くとれる利点がある。さら
にはシフトレジスタの段数を増加するだけでノイズ弁別
性が向上する利点もある。
第１図は本発明の一実施例を示すプロ・ツク図、第２図
はその各部信号波形図、第３図は本発明の具体例を示す
構成図である。 図中、１は排他的論理和回路、２は移相回路、３は出力
ラッチ回路、４は入力端子、ＳＲはシフトレジスタであ
る。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔
はその各部信号波形図、第３図は本発明の具体例を示す
構成図である。 図中、１は排他的論理和回路、２は移相回路、３は出力
ラッチ回路、４は入力端子、ＳＲはシフトレジスタであ
る。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔
Claims (1)
- デジタル集積回路の入力端子に与えられた入力信号を入
力サンプルクロックでシフトするシフトレジスタと、該
シフトレジスタの各段の出力レベルが全て一致したとき
ゲート信号を生ずる排他的論理和回路と、該ゲート信号
が生じている期間だけ前記入力サンプルクロックを移相
して出力更新クロックを発生する移相回路と、該出力更
新クロックが生ずる毎に前記シフトレジスタの最終段の
出力を取り込む出力ランチ回路とを備えることを特徴と
する、デジタル集積回路の入力ノイズフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1575283A JPS59141815A (ja) | 1983-02-02 | 1983-02-02 | デジタル集積回路の入力ノイズフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1575283A JPS59141815A (ja) | 1983-02-02 | 1983-02-02 | デジタル集積回路の入力ノイズフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59141815A true JPS59141815A (ja) | 1984-08-14 |
| JPS648485B2 JPS648485B2 (ja) | 1989-02-14 |
Family
ID=11897499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1575283A Granted JPS59141815A (ja) | 1983-02-02 | 1983-02-02 | デジタル集積回路の入力ノイズフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59141815A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229906A (ja) * | 1987-03-03 | 1988-09-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | デジタル受信フィルタ回路 |
-
1983
- 1983-02-02 JP JP1575283A patent/JPS59141815A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229906A (ja) * | 1987-03-03 | 1988-09-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | デジタル受信フィルタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648485B2 (ja) | 1989-02-14 |
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