JPH03119598A - シフトレジスタの駆動回路及びそれを備えたマイクロコンピュータ - Google Patents
シフトレジスタの駆動回路及びそれを備えたマイクロコンピュータInfo
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- JPH03119598A JPH03119598A JP1257251A JP25725189A JPH03119598A JP H03119598 A JPH03119598 A JP H03119598A JP 1257251 A JP1257251 A JP 1257251A JP 25725189 A JP25725189 A JP 25725189A JP H03119598 A JPH03119598 A JP H03119598A
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- Shift Register Type Memory (AREA)
- Manipulation Of Pulses (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、シフトクロックの重畳ノイズを除去するのに
好適なシフトレジスタの駆動回路、及びそれを備えたマ
イクロ′：１ンピュータに関するものである。
好適なシフトレジスタの駆動回路、及びそれを備えたマ
イクロ′：１ンピュータに関するものである。
（ロ）従来の技術
一般に、ｎビットのシフトレジスタにおいてｎピッ１へ
のシリアルデータをシリアル転送する場合、シフトレジ
スタの入力側にシリアルデータを印加し、ｎ個の各シフ
トクＩ−Ｊ・νりに基づいて、シ） −）’ Ｊｌ、
テークをシフ）・レジスフの出力側に順次ジノアル転送
している。ところが、シフトクロ・ンクをシフトレジス
タに印加する際、何らかの原因によって該シフトクロッ
クにノイズが重畳することがあり、その結果として、シ
フトレジスタが正確なシリアルデータをシリアル転送で
きなくなることがあった。具体的には、シフトレジスタ
を構成するｎビットのフリップフロップにおいて、所定
のフリップフロップに転送すべきテークを後段のフリッ
プフロップにも転送してしまう問題点があった。
のシリアルデータをシリアル転送する場合、シフトレジ
スタの入力側にシリアルデータを印加し、ｎ個の各シフ
トクＩ−Ｊ・νりに基づいて、シ） −）’ Ｊｌ、
テークをシフ）・レジスフの出力側に順次ジノアル転送
している。ところが、シフトクロ・ンクをシフトレジス
タに印加する際、何らかの原因によって該シフトクロッ
クにノイズが重畳することがあり、その結果として、シ
フトレジスタが正確なシリアルデータをシリアル転送で
きなくなることがあった。具体的には、シフトレジスタ
を構成するｎビットのフリップフロップにおいて、所定
のフリップフロップに転送すべきテークを後段のフリッ
プフロップにも転送してしまう問題点があった。
そこで従来は、前述した問題点を解決する為に、シフト
レジスタに転送すべきｎビットのシリアルデータを２度
繰り返しシリアル転送し、シフトレジスタにプリセット
された前者と後者のシリアルデータを比較する様にして
いる。そして、両者のシリアルデータが同一の場合、正
確なシリアルデータが転送されたものと判断される。と
ころが、両者のシリアルデータが異なっている場合、誤
ったシリアルデータが転送されたものと判断され、再度
前述した動作を繰り返す様にしている。
レジスタに転送すべきｎビットのシリアルデータを２度
繰り返しシリアル転送し、シフトレジスタにプリセット
された前者と後者のシリアルデータを比較する様にして
いる。そして、両者のシリアルデータが同一の場合、正
確なシリアルデータが転送されたものと判断される。と
ころが、両者のシリアルデータが異なっている場合、誤
ったシリアルデータが転送されたものと判断され、再度
前述した動作を繰り返す様にしている。
以上の動作によって、シフトクロックにノイズが重畳し
ても、正確なシリアルデータがシフトレジスタに転送さ
れる様にしていた。
ても、正確なシリアルデータがシフトレジスタに転送さ
れる様にしていた。
（ハ〉発明が解決しようとする課題
しかしながら前記従来の技術の場合、誤ったジノアルデ
ータがシフトレジスタに転送されると、再度正確なシリ
アルデータをシフトしジスタに転送しなげればならない
ことから、データ転送効率が悪くなる問題点があった。
ータがシフトレジスタに転送されると、再度正確なシリ
アルデータをシフトしジスタに転送しなげればならない
ことから、データ転送効率が悪くなる問題点があった。
更に、シフトレジスタにプリセットすべきシリアルデー
タが正確か否かを判断するための処理プログラムが必要
となり、ソフトウェアの負担が増大する問題点があった
。
タが正確か否かを判断するための処理プログラムが必要
となり、ソフトウェアの負担が増大する問題点があった
。
く二）課題を解決するための手段
本発明は、前記問題点を解決するために為されたもので
あり、 シフトクロックに基づいて、ｎ（ｎＨ自然数）ビットの
シリアルデータをシリアル転送するｎビットのシフトレ
ジスタと、前記シフトクロックをカウントするカウンタ
と、転送開始信号に基づいて、前記シフトクロックが前
記シフトレジスタに印加されるのを許可し、且つ前記カ
ウンタがｎカウントした時に得られる転送終了信号に基
づいて、前記シフトクロックが前記シフトレジスタに印
加されるのを禁止するゲート回路とを備えたシフトレジ
スタの駆動回路において、 一 前記シフトクロックの重畳ノイズを該重畳ノイズの幅に
応じて除去する除去回路を、前記ゲート回路の前段に備
え、前記重畳ノイズの除去されたシフトクロックを前記
ゲート回路に印加することを特徴とする。
あり、 シフトクロックに基づいて、ｎ（ｎＨ自然数）ビットの
シリアルデータをシリアル転送するｎビットのシフトレ
ジスタと、前記シフトクロックをカウントするカウンタ
と、転送開始信号に基づいて、前記シフトクロックが前
記シフトレジスタに印加されるのを許可し、且つ前記カ
ウンタがｎカウントした時に得られる転送終了信号に基
づいて、前記シフトクロックが前記シフトレジスタに印
加されるのを禁止するゲート回路とを備えたシフトレジ
スタの駆動回路において、 一 前記シフトクロックの重畳ノイズを該重畳ノイズの幅に
応じて除去する除去回路を、前記ゲート回路の前段に備
え、前記重畳ノイズの除去されたシフトクロックを前記
ゲート回路に印加することを特徴とする。
（ホ）作用
本発明によれば、シフトクロックの重畳ノイズを該重畳
ノイズの幅に応じて除去する除去回路を設けることによ
って、シフトレジスタにプリセットすべきシリアルデー
タが正確か否かを判断するだめの処理プログラムが不要
となり、更にデータ転送効率が良好となり、これによっ
て、正確なシリアルデータをシフトレジスタに迅速に転
送できることになる。
ノイズの幅に応じて除去する除去回路を設けることによ
って、シフトレジスタにプリセットすべきシリアルデー
タが正確か否かを判断するだめの処理プログラムが不要
となり、更にデータ転送効率が良好となり、これによっ
て、正確なシリアルデータをシフトレジスタに迅速に転
送できることになる。
（へ）実施例
本発明の詳細を図示の実施例により具体的に説明する。
第１図は本発明の実施回路を示している。第１図におい
て、（１）は８ビツトで構成されるシフトレジスタ、（
２）は８ピッ１〜Ｒ位のシリアルデータＳＤＩが印加さ
れるデータ印加端子であり、前記シリアルデータＳＤＩ
はバッファ（３〉を介して前記シフトレジスタ（１）の
入力側（ＭＳＢ側）に印加される。（４〉は、前記シフ
トレジスタ（１）をシフト動作させるためのシフトクロ
ックＳＣＫが印加されるクロック印加端子であり、前記
シフトクロックＳＣＫはバッファ（５）を介して後述の
除去回路に印加される。（６）は、前記シフトクロック
ＳＣＫの重畳ノイズを除去する除去回路である。
て、（１）は８ビツトで構成されるシフトレジスタ、（
２）は８ピッ１〜Ｒ位のシリアルデータＳＤＩが印加さ
れるデータ印加端子であり、前記シリアルデータＳＤＩ
はバッファ（３〉を介して前記シフトレジスタ（１）の
入力側（ＭＳＢ側）に印加される。（４〉は、前記シフ
トレジスタ（１）をシフト動作させるためのシフトクロ
ックＳＣＫが印加されるクロック印加端子であり、前記
シフトクロックＳＣＫはバッファ（５）を介して後述の
除去回路に印加される。（６）は、前記シフトクロック
ＳＣＫの重畳ノイズを除去する除去回路である。
該除去回路（６）内部において、（７〉はラッチ回路で
あり、該ラッチ回路（７）のＤ（データ）端子には、前
記バッファ（５）を介したシフトクロックＳＣＫ、が印
加される。（８）はＥＸＯＲゲートであり、前記シフト
クロックＳＣＫ、と前記ラッチ回路（７）出力が印加さ
れ、両者のレベル比較が行なわれる。（９〉は弁別デー
タ設定回路であり、前記シフトクロックＳ ＣＫの重畳
ノイズを除去するための所定ビットの弁別データが、プ
ログラムによって設定される。（１０）はダウンカウン
タであり、該ダウンカウンタ（１０〉には、前記ＥＸＯ
Ｒゲート（９）の出力ＣＥ、及びインバークク１１）を
介した前記ＥＸＯＲゲー１−＜８＞（７）反転出力ＬＯ
Ａ Ｄ（＝ＣＥ）が印加される。具体的には、前記ＬＯ
ＡＤ＝’ｌａ（前記ＣＥ ＝ ’ ＯＪ ）の時、前記
ダウンカウンタ（１０〉には前記弁別データ設定回路（
９）に設定されている弁別データがブリセ・ン）・詐れ
、前記ＣＥ＝「ＩＪ（前記ＬＯＡＤ＝’ＯＪ）の時、前
記ダウンカウンタ（１０〉はブリセ・ントされた前記弁
別データをカウントダウンする様になっている。そして
、前記ダウンカウンタ（１０）が前記弁別データを全て
カウントダウンした時、該タウンカウンタ（１０）から
の「１」出力が前記う・ノチ回路（７）のＴ（トリガ）
端子に印加され、これより前記ラッチ回路（７）のＤ端
子に印加されたシフトクロックＳＣＫ、はラッチされ、
Ｑ（出力）端子からシフトクロック５ＣＫＱとして出力
されることになる。
あり、該ラッチ回路（７）のＤ（データ）端子には、前
記バッファ（５）を介したシフトクロックＳＣＫ、が印
加される。（８）はＥＸＯＲゲートであり、前記シフト
クロックＳＣＫ、と前記ラッチ回路（７）出力が印加さ
れ、両者のレベル比較が行なわれる。（９〉は弁別デー
タ設定回路であり、前記シフトクロックＳ ＣＫの重畳
ノイズを除去するための所定ビットの弁別データが、プ
ログラムによって設定される。（１０）はダウンカウン
タであり、該ダウンカウンタ（１０〉には、前記ＥＸＯ
Ｒゲート（９）の出力ＣＥ、及びインバークク１１）を
介した前記ＥＸＯＲゲー１−＜８＞（７）反転出力ＬＯ
Ａ Ｄ（＝ＣＥ）が印加される。具体的には、前記ＬＯ
ＡＤ＝’ｌａ（前記ＣＥ ＝ ’ ＯＪ ）の時、前記
ダウンカウンタ（１０〉には前記弁別データ設定回路（
９）に設定されている弁別データがブリセ・ン）・詐れ
、前記ＣＥ＝「ＩＪ（前記ＬＯＡＤ＝’ＯＪ）の時、前
記ダウンカウンタ（１０〉はブリセ・ントされた前記弁
別データをカウントダウンする様になっている。そして
、前記ダウンカウンタ（１０）が前記弁別データを全て
カウントダウンした時、該タウンカウンタ（１０）から
の「１」出力が前記う・ノチ回路（７）のＴ（トリガ）
端子に印加され、これより前記ラッチ回路（７）のＤ端
子に印加されたシフトクロックＳＣＫ、はラッチされ、
Ｑ（出力）端子からシフトクロック５ＣＫＱとして出力
されることになる。
（１２）はＲＳプリップフロップであり、Ｓ（セ・ント
）端子には、前記シフトレジスタ（１）のシフト動作を
開始させるための転送開始信号５ＴＡＲＴ（＝’ｌ」）
が印加される。（１３）はＡＮＤゲートであり、前記シ
フトレジスタ（１）をシフト動作させる時、前記ＲＳフ
リップフロップ（１２）のＱ（出力）端子から得られる
ｒｌ」のセット出力によって、動作状態となる。この時
、該ＡＮＤゲート（１３）からは、前記シフトクロック
５ＣＫ２がそのまま出力されることになる。（１４）は
８進のカウンタであり、該カウンタ（１４）は、８カウ
ントすることによって、前記シフトレジスタ〈１）のシ
フト動作を終了させるための転送終了信号ＥＮＤ（＝ｒ
１」）を出力する。そして該カウンタ（１４〉は前記転
送開始信号５ＴＡＲＴによってリセットされ、また前記
ＲＳフリップフロップ（１２〉は前記転送終了信号ＥＮ
Ｄによってリセットされ、更に該ＲＳフリップフロップ
（１２〉の、′０」のリセ、ット出力によって前記ＡＮ
Ｄゲート（１３）は不動作状態となる。
）端子には、前記シフトレジスタ（１）のシフト動作を
開始させるための転送開始信号５ＴＡＲＴ（＝’ｌ」）
が印加される。（１３）はＡＮＤゲートであり、前記シ
フトレジスタ（１）をシフト動作させる時、前記ＲＳフ
リップフロップ（１２）のＱ（出力）端子から得られる
ｒｌ」のセット出力によって、動作状態となる。この時
、該ＡＮＤゲート（１３）からは、前記シフトクロック
５ＣＫ２がそのまま出力されることになる。（１４）は
８進のカウンタであり、該カウンタ（１４）は、８カウ
ントすることによって、前記シフトレジスタ〈１）のシ
フト動作を終了させるための転送終了信号ＥＮＤ（＝ｒ
１」）を出力する。そして該カウンタ（１４〉は前記転
送開始信号５ＴＡＲＴによってリセットされ、また前記
ＲＳフリップフロップ（１２〉は前記転送終了信号ＥＮ
Ｄによってリセットされ、更に該ＲＳフリップフロップ
（１２〉の、′０」のリセ、ット出力によって前記ＡＮ
Ｄゲート（１３）は不動作状態となる。
以上の様に構成された本実施回路の動作を、第２図のタ
イミングチャートを基に説明する。
イミングチャートを基に説明する。
まず、８ビツトのシリアルデータＳＤ Ｉ （−８゜〜
Ｓ、）をシフトレジスタ（１）にシリアル転送する場合
、′１」の転送開始信号５ＴＡＲＴを発生さぜ、ＲＳフ
リップフロップ（１２）の１１．のセット出力によって
ＡＮＤゲート（１３）を動作状態とする。この状態にお
いて、シリアルデータＳＤＩをデータ印加端子（２）に
印加し、且つシフＩ・クロックＳＣＫをクロック印加端
子（４）に印加する。例えば、ノイズの重畳しないシフ
トクロックＳＣＫが立上がり、バッファ（５〉のスレッ
ショルド電圧に基づいて、シフトクロックＳＣＫ、が時
刻ｔ０で立上がった場合、シフトクロック５ＣＫｌが１
１」且つシフトクロックＳＣＫ、が「０」であることか
ら、ＥＸＯＲゲート（８）出力がｒｌ」となり（ＣＥ＝
’ｌ、）、タウンカウンタ（１０）ハ予メフリセットさ
れている弁別データをカウントダウンする。そして、時
刻ｔ１において、弁別データのカウントダウンが終了し
、ラッチ回路（７）がダウンカウンタ（１０）のｒｌ」
出力によってトリガされると、シフトクロックＳＣＫ、
がラッチ回路（７）にラッチされ、シフトクロックＳＣ
Ｋ、が１１」に立上がることになる。このシフトクロッ
クＳＣＫ、はＡＮＤゲート（１３）を介してシフトレジ
スタ（１）に印加される為、シリアルデータＳＤＩの１
ピツ１へ８０は、時刻１．におけるシフトクロックＳＣ
Ｋ。
Ｓ、）をシフトレジスタ（１）にシリアル転送する場合
、′１」の転送開始信号５ＴＡＲＴを発生さぜ、ＲＳフ
リップフロップ（１２）の１１．のセット出力によって
ＡＮＤゲート（１３）を動作状態とする。この状態にお
いて、シリアルデータＳＤＩをデータ印加端子（２）に
印加し、且つシフＩ・クロックＳＣＫをクロック印加端
子（４）に印加する。例えば、ノイズの重畳しないシフ
トクロックＳＣＫが立上がり、バッファ（５〉のスレッ
ショルド電圧に基づいて、シフトクロックＳＣＫ、が時
刻ｔ０で立上がった場合、シフトクロック５ＣＫｌが１
１」且つシフトクロックＳＣＫ、が「０」であることか
ら、ＥＸＯＲゲート（８）出力がｒｌ」となり（ＣＥ＝
’ｌ、）、タウンカウンタ（１０）ハ予メフリセットさ
れている弁別データをカウントダウンする。そして、時
刻ｔ１において、弁別データのカウントダウンが終了し
、ラッチ回路（７）がダウンカウンタ（１０）のｒｌ」
出力によってトリガされると、シフトクロックＳＣＫ、
がラッチ回路（７）にラッチされ、シフトクロックＳＣ
Ｋ、が１１」に立上がることになる。このシフトクロッ
クＳＣＫ、はＡＮＤゲート（１３）を介してシフトレジ
スタ（１）に印加される為、シリアルデータＳＤＩの１
ピツ１へ８０は、時刻１．におけるシフトクロックＳＣ
Ｋ。
の立上がりでシフトレジスタ（１）のＱ７に転送される
ことになる。尚、時刻ｔ、において、シフトクロックＳ
ＣＫ、、ＳＣＫ、共に「１」になる為、ＥＸＯＲゲート
（８）出力は「ＯＪになり（ＬＯＡＤ＝１１」）、ダウ
ンカウンタ（１０）はカウントダウンすることなく、該
ダウンカウンタ（１０）には弁別データが再度プリセッ
トされる。また、上記した動作は、ノイズの重畳しない
シフトクロックＳＣＫが立下がった場合も同様である。
ことになる。尚、時刻ｔ、において、シフトクロックＳ
ＣＫ、、ＳＣＫ、共に「１」になる為、ＥＸＯＲゲート
（８）出力は「ＯＪになり（ＬＯＡＤ＝１１」）、ダウ
ンカウンタ（１０）はカウントダウンすることなく、該
ダウンカウンタ（１０）には弁別データが再度プリセッ
トされる。また、上記した動作は、ノイズの重畳しない
シフトクロックＳＣＫが立下がった場合も同様である。
更に、時刻ｔ。〜時刻ｔ、の期間は、シフトクロックＳ
ＣＫの重畳ノイズを補償するのに十分な時間幅とする。
ＣＫの重畳ノイズを補償するのに十分な時間幅とする。
次にノイズＮ１の重畳したシフトクロックＳＣＫが立上
がった場合、バッファ（４）のスレッショルド電位に基
づいて、シフトクロックＳＣＫ、が時刻ｔｉ、ｔｓで立
上がることになる。詳しくは、時刻ｔ２においてシフト
クロックＳＣＫ、にパルス０ ノイズＰ Ｎ ＋が重畳することになる。時刻ｔ２にお
いて、シフトクロックＳＣＫ、が立上がった場合、シフ
トクロックＳＣＫ、が「１ヨ且つシフトクロックＳＣＫ
、がｒＯ，であることから、ＥＸＯＲゲート（８）出力
が「１」となり、ダウンカウンタ〈１０〉は予めプリセ
ットされている弁別データをカウントダウンする。とこ
ろが、パルスノイズ′ＰＮ、は、ダウンカウンタ（１０
）が弁別データを全てカウントダウンする以前に立下が
る為、シフトクロック５ＣＫＩ、５ＣＫ２共に「０」に
なり、つまりＥＸＯＲゲート（８）出力が「０」となり
、ダウンカウンタ（１０）には弁別データが再度プリセ
ットされることになる。従って、ダウンカウンタ（１０
）からは「１ヨ出力が得られない為、パルスノイズＰＮ
、はラッチ回路り７）にラッチされず、シフトクロック
ＳＣＫ、は「０ヨのままである。その後、時刻ｔ、にお
いて、シフトクロックＳＣＫ、が立上がると、時刻ｔ、
の場合と同様に動作し、時刻ｔ４においてシフトクロッ
クＳＣＫ、は立上がることになる。このシフトクロック
ＳＣＫ、はＡＮＤゲート（１３）を介してシフトレジス
タ（１）に印加される為、シリアルデータＳＤＩの１ビ
ツトＳ２は、時刻ｔ４におけるシフトクロックＳＣＫ、
の立上がりでシフトレジスタ（１〉のＱ、に転送される
ことになる。尚、ノイズＮ、の重畳したシフトクロック
ＳＣＫが立下がり、時刻ｔ５でパルスノイズＰＮ２がシ
フトクロックＳＣＫ、に重畳した場合でも、第１図回路
は、前記パルスノイズＰＮ、の場合と同様に動作する。
がった場合、バッファ（４）のスレッショルド電位に基
づいて、シフトクロックＳＣＫ、が時刻ｔｉ、ｔｓで立
上がることになる。詳しくは、時刻ｔ２においてシフト
クロックＳＣＫ、にパルス０ ノイズＰ Ｎ ＋が重畳することになる。時刻ｔ２にお
いて、シフトクロックＳＣＫ、が立上がった場合、シフ
トクロックＳＣＫ、が「１ヨ且つシフトクロックＳＣＫ
、がｒＯ，であることから、ＥＸＯＲゲート（８）出力
が「１」となり、ダウンカウンタ〈１０〉は予めプリセ
ットされている弁別データをカウントダウンする。とこ
ろが、パルスノイズ′ＰＮ、は、ダウンカウンタ（１０
）が弁別データを全てカウントダウンする以前に立下が
る為、シフトクロック５ＣＫＩ、５ＣＫ２共に「０」に
なり、つまりＥＸＯＲゲート（８）出力が「０」となり
、ダウンカウンタ（１０）には弁別データが再度プリセ
ットされることになる。従って、ダウンカウンタ（１０
）からは「１ヨ出力が得られない為、パルスノイズＰＮ
、はラッチ回路り７）にラッチされず、シフトクロック
ＳＣＫ、は「０ヨのままである。その後、時刻ｔ、にお
いて、シフトクロックＳＣＫ、が立上がると、時刻ｔ、
の場合と同様に動作し、時刻ｔ４においてシフトクロッ
クＳＣＫ、は立上がることになる。このシフトクロック
ＳＣＫ、はＡＮＤゲート（１３）を介してシフトレジス
タ（１）に印加される為、シリアルデータＳＤＩの１ビ
ツトＳ２は、時刻ｔ４におけるシフトクロックＳＣＫ、
の立上がりでシフトレジスタ（１〉のＱ、に転送される
ことになる。尚、ノイズＮ、の重畳したシフトクロック
ＳＣＫが立下がり、時刻ｔ５でパルスノイズＰＮ２がシ
フトクロックＳＣＫ、に重畳した場合でも、第１図回路
は、前記パルスノイズＰＮ、の場合と同様に動作する。
つまり、パルスノイズＰＮ、が時刻ｔ６で立下がっても
、シフトクロックＳＣＫ、は時刻ｔ７まで立下がること
はない。ここで、時刻ｔ０〜ｔ＋、ｔｘ〜ｊ４＋ ｔ６
〜ｔ７の各時間幅は同一であり、ダウンカウンタ（１０
）が弁別データをカウントダウンする時間である。
、シフトクロックＳＣＫ、は時刻ｔ７まで立下がること
はない。ここで、時刻ｔ０〜ｔ＋、ｔｘ〜ｊ４＋ ｔ６
〜ｔ７の各時間幅は同一であり、ダウンカウンタ（１０
）が弁別データをカウントダウンする時間である。
以上の動作により、例えシフトクロックＳＣＫにノイズ
が重畳しても、シリアルデータＳＤＩをデータ印加端子
（２）に−度印加するのみで、正確なシリアルデータＳ
ＤＩがシフトレジスタ（１）に短時間で確実に転送され
ることになる。詳しくは、シリアルデータＳＤＩの各ビ
ット８０〜Ｓ７が夫々シフトレジスタ（１）の各ビット
Ｑ。−Ｑ７に転送されることになる。
が重畳しても、シリアルデータＳＤＩをデータ印加端子
（２）に−度印加するのみで、正確なシリアルデータＳ
ＤＩがシフトレジスタ（１）に短時間で確実に転送され
ることになる。詳しくは、シリアルデータＳＤＩの各ビ
ット８０〜Ｓ７が夫々シフトレジスタ（１）の各ビット
Ｑ。−Ｑ７に転送されることになる。
そして、シフトレジスタ（１）へのシリアル転送が終了
すると、カウンタ（１４）が８カウントしたことから、
ｒｌ」の転送終了信号ＥＮＤが出力され、ＡＮＤゲート
（１３）が不動作状態となってシフトレジスタ（１）の
シフト動作は禁止されることになる。
すると、カウンタ（１４）が８カウントしたことから、
ｒｌ」の転送終了信号ＥＮＤが出力され、ＡＮＤゲート
（１３）が不動作状態となってシフトレジスタ（１）の
シフト動作は禁止されることになる。
第３図は、第１図回路を用いた応用例を示すブロック図
である。第３図において、第２のマイクロコンピュータ
（１５）及び第３のマイクロコンピュータ（１６）には
第１図回路が内蔵されているものとする。第３図は、第
１のマイクロコンピュータ（１７）から出力されたシリ
アルデータＳＤＩをバッファ（１８）を介して第２のマ
イクロコンピュタ（１５）又は第３のマイクロコンピュ
ータ（１Ｇ）にジノアル印加し、且つ第１のマイクロコ
ンピュータ（１７）から出力されたシフトクロックＳ
ＣＫをバッファ（１９）を介して第２のマイクロコンピ
ュータ（１５〉又は第３のマイクロコンピュータ（１６
）にシリアル印加するものである。こういった構成にお
いて、第２のマイクロコンピユータフ１５）と第３のマ
イクロコンピュータ（１６）とのシフトクロックの同期
が異なる場合、シフトクロックに重畳するノイズの幅も
異なってくるが、プログラムによって弁別データを変え
ることができる為、容易に対処できることになる。
である。第３図において、第２のマイクロコンピュータ
（１５）及び第３のマイクロコンピュータ（１６）には
第１図回路が内蔵されているものとする。第３図は、第
１のマイクロコンピュータ（１７）から出力されたシリ
アルデータＳＤＩをバッファ（１８）を介して第２のマ
イクロコンピュタ（１５）又は第３のマイクロコンピュ
ータ（１Ｇ）にジノアル印加し、且つ第１のマイクロコ
ンピュータ（１７）から出力されたシフトクロックＳ
ＣＫをバッファ（１９）を介して第２のマイクロコンピ
ュータ（１５〉又は第３のマイクロコンピュータ（１６
）にシリアル印加するものである。こういった構成にお
いて、第２のマイクロコンピユータフ１５）と第３のマ
イクロコンピュータ（１６）とのシフトクロックの同期
が異なる場合、シフトクロックに重畳するノイズの幅も
異なってくるが、プログラムによって弁別データを変え
ることができる為、容易に対処できることになる。
（ト〉発明の効果
本発明によれば、シフトクロックの重畳ノイズを該重畳
ノイズの幅に応じて除去できる除去回路を設けたことに
よって、シフトレジスタにプリセットすべきシリアルデ
ータが正確か否かを判断するためのプログラム処理が不
要となり、またデータ転送効率が良好となり、これによ
って、正確なシリアルデータをシフトレジスタに迅速に
転送できる利点が得られる。更に、本発明回路をマイク
ロコンピュータ内部に設けることによって、異なるシフ
トクロック周期を有する夫々の前記マイクロコンピュー
タにシリアルデータをシリアル転送する場合でも、容易
に誤転送を防止できる利点が得られる。
ノイズの幅に応じて除去できる除去回路を設けたことに
よって、シフトレジスタにプリセットすべきシリアルデ
ータが正確か否かを判断するためのプログラム処理が不
要となり、またデータ転送効率が良好となり、これによ
って、正確なシリアルデータをシフトレジスタに迅速に
転送できる利点が得られる。更に、本発明回路をマイク
ロコンピュータ内部に設けることによって、異なるシフ
トクロック周期を有する夫々の前記マイクロコンピュー
タにシリアルデータをシリアル転送する場合でも、容易
に誤転送を防止できる利点が得られる。
第１図は本発明の実施回路を示す回路図、第２図は第１
図の動作を示すタイミングチャート、第３図は第１図を
用いた応用例を示すブロック図である。 （１）・・・シフトレジスタ、 ＜６）・・・除去回路
、 （１３）・・・ＡＮＤゲート、 （１４）・・・カ
ウンタ。
図の動作を示すタイミングチャート、第３図は第１図を
用いた応用例を示すブロック図である。 （１）・・・シフトレジスタ、 ＜６）・・・除去回路
、 （１３）・・・ＡＮＤゲート、 （１４）・・・カ
ウンタ。
Claims (2)
- （１）シフトクロックに基づいて、ｎ（ｎ：自然数）ビ
ットのシリアルデータをシリアル転送するｎビットのシ
フトレジスタと、前記シフトクロックをカウントするカ
ウンタと、転送開始信号に基づいて、前記シフトクロッ
クが前記シフトレジスタに印加されるのを許可し、且つ
前記カウンタがｎカウントした時に得られる転送終了信
号に基づいて、前記シフトクロックが前記シフトレジス
タに印加されるのを禁止するゲート回路とを備えたシフ
トレジスタの駆動回路において、 前記シフトクロックの重畳ノイズを該重畳ノイズの幅に
応じて除去する除去回路を、前記ゲート回路の前段に備
え、前記重畳ノイズの除去されたシフトクロックを前記
ゲート回路に印加することを特徴とするシフトレジスタ
の駆動回路。 - （２）前記シフトレジスタの駆動回路を備えたマイクロ
コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1257251A JPH03119598A (ja) | 1989-10-02 | 1989-10-02 | シフトレジスタの駆動回路及びそれを備えたマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1257251A JPH03119598A (ja) | 1989-10-02 | 1989-10-02 | シフトレジスタの駆動回路及びそれを備えたマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03119598A true JPH03119598A (ja) | 1991-05-21 |
Family
ID=17303792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1257251A Pending JPH03119598A (ja) | 1989-10-02 | 1989-10-02 | シフトレジスタの駆動回路及びそれを備えたマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03119598A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001318882A (ja) * | 2000-02-28 | 2001-11-16 | Canon Inc | 通信装置、方法、それを用いた画像形成装置、画像形成装置に接続されるユニット及び画像形成システム |
-
1989
- 1989-10-02 JP JP1257251A patent/JPH03119598A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001318882A (ja) * | 2000-02-28 | 2001-11-16 | Canon Inc | 通信装置、方法、それを用いた画像形成装置、画像形成装置に接続されるユニット及び画像形成システム |
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