JPS5914193A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリ回路に関するものである。

近年の連想メモリ（ａｓｓｏｃｉａｆｉｖｅ　ｍｅＨｌ
ｏｒｙ　）またはＣＡ　Ｍ　（ａｏｎｆｅｎｆ−ａｄｄ
ｒｅｓｓａｂｌｅ　ｍｅｍｏｒｙ）と呼ばれるものは、
ある条件に合ったデータを読み出す場合に、直接に条件
を示す信号を与えるだけでその条件に合ったデータが読
み出されるように構成されたメモリのことを言う。普通
のメモリを使用した場合には、アドレスを送ｕ」シて読
み出（−だデータが条件に合っているが否かを逐一必要
なテークが得られる寸で調べなければならず、非常に煩
雑な処理を伴って力だ。

その点、連想メモＩＪ　ｉｄデータの内容でアクセスで
きるため、特定のデータを捜す場合極めて処理が簡単で
、アクセス時間も速くなる。しかし、従来の連想メモリ
は磁気ディスク等の回転メモリを用いたものが多く、一
般に半導体メモリに比べてアクセス時間が遅く、より高
速なものが望まれていた。またチャージ・カップルドウ
・ディバイス（ｃａｎ）を用いたものもあるが、蓄積さ
れたデータを移動させながら検索する等、速度的に問題
を有していた。

本発明は、半導体回路で実現することができ、かつ書き
込みや検索の手順を簡潔にして、高速の連想メモリを構
成できるようにすることを目的とするものである。

以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例の基本回路を表わし、第２図
は第１図の基本回路をカスケードに接続し連想メモリ回
路として構成した回路を表わす。

第１図において、１はメモリで、その内容は常に信号線
ＤＯＵＴ上に出力されている。２は演栃器で、メモリ１
から出力されている信号線ＤＯＵＴ」二のテークと外部
から入力されているバスＤ　Ｂ　ＵＳ上のテークとを信
号線ＧＯＨＤで伝えられる演′？１９情報に基づいて演
算し、条件に合った場合には信号線Ｓ１ををオンにする
ことで他へ伝える。３はメモリ１の内容がデータとして
有効か否かを表わすフラグとして使われるレジスタで、
オフの」場合メモリ１の中の値はデータとして意味を持
たない。

４はある条件に合ったテークを検索するような場合にそ
の結果を格納しておくレジスタである。６は制御回路で
、データの書き込み、検索、読み出し抹消に際して、メ
モリ１、レジスタ３、レジスタ４を制御する。このメモ
リ回路６はカスケードに接続され、信号線ＤＯＵＴ、信
号線ＡＯＵＴは後段のメモリ回路には、それぞれ信号線
ＤＩＮ　。

信号線ＡＩＮとして入力される。捷だ信号５ＲＯＵＴは
、前段のメモリ回路には信号ＳＥ　ＩＮとして入力され
る。そして信号線ＤＯＵＴにはメモリ１の内容が出力さ
れており、信号線ＡＯＵＴにはレジスタ３の内容が出力
されている。捷た信号５ＥＯＵＴは、データをシフトし
てもかまわないことを前段に伝えるシフト許可出力信号
である。そして制御回路５は、後段からシフトを許可す
る信号５ＥＩＮが入力された場合、またはメモリ１にデ
ータが入っていないことをレジスタ３がオフになってい
ることにより検出した場合に、信号５ＥＯＵ　Ｔ　ｆ、
Ｈ前段へ出力している。

以上のように構成されたメモリ回路を用いた連想メモリ
の構成を、第２図を参照しながら説明する０ 第２図において、Ｍ１〜Ｍｎは第１図に示したメモリ回
路で、カスケード接続されている。６は制御回路で、デ
ータ読み出しの制御を行なう。アー、マルチプレクサで
、読み出すべきデータを外部データバスＥＸＤＢＵＳに
出力する。なお１８号線Ｃ０ＮＤや信号線ＦＵＮＣば、
この連想メモリの外部から与えられる。

上記のように構成された連想メモ１月＋］１路Ｖこおい
て、捷ずデータの招き込み動作について述へる。

第１図のメモリ回路に対してデータを書き込むことは、
データを前段から後段へ／フトさせることに等しい。即
ち、メモリ１の内容が有効なテークであること全レジス
タ３が示している場合に乞」、メモリ１の内容とレジス
タ３の内容を共１／Ｃデータとして後段ヘンフトさせ、
前段から新しいデータを取り込む。もしメモリ１の内容
がテークとして無効なら新しいデータを前段から取り込
むだけで、現在取り込丑れている値は後段−＼は伝えず
消滅してしまう。ただしレジスタ３が七ソトされている
時でも、後段からシフト許可入力信号である信号ＳＥ工
Ｎが入力されていない場合は後段ヘテータをシフトする
ことはできない。こうすると、第２図において、有効な
データの入っていないメモリ１【」ｊ路Ｍ１に新しくデ
ータが前段からシフトされ、それより以前の段のメモリ
回路Ｍ１−１も一斉にデータのシフトｉ行なう。これに
よって最前段から新しいデータが書き込まれ、既存のデ
ータはシフトされることで記憶位置が変わる。最前段で
は、）信号線ＤＩＨには外部データバスＥＸＤＢＵＳが
接続され、信号線ＡＩＮは書き込み時にレジスタ３がセ
ットされるようにオンにしておく。また最後段ＶＣは、
信号５ＥＩＮ−ｉ入力しないことでシフト不許可を伝え
ておく。全メモリ回路にデータが詰丑ると、最前段から
信号５ＫＩＮが出す、これ以上の書き込みは不可能にな
る。しかし、ひとつ以上のメモリ回路のデータを消すと
再び書き込み可能になる。なおデータの抹消については
後述する０ さて第１図において、信号線ＦＵＮＣは外部からメモリ
回路に、いくつかの動作を起こすことを促す。その動作
には、データの書き込み、検索。

消去が含まれる。この信号線ＦＵＮＣによって書き込み
を促がされると、制御回路５は、自分自身が信号Ｓ　Ｅ
　ＯＵＴ−Ｑ出力している場合のみメモリ１とレジスタ
３へ前段からそれぞ九信号線ＡＩＮと信号線ＤＩＮ−（
ｚ通してデータを取り込むことを促す信号５Ｈ−ｉ出力
、する。信号ＳＨが入力されると、メモリ１は信号線Ｄ
ＩＮ上の新しいデータを受け、レジスタ３も信号線ＡＩ
Ｎ上の新しいデータを受ける。これによって記憶される
べきデータと、そのデータが有効であることを示すもう
ひとつのデータがシフトされることになる。以上がテー
タ書き込み動作である。

次にある条件に当てはまるデータを検索する１易合につ
いて説明する。まずバスＤＢＵＳ上にメモリ１の内容と
比較すべきデータをのせ、信号線Ｃ０ＮＤには演算する
ための情報をのせておき、信号線ＦＵＮＣによって外部
からデータ検索を促す。制御回路６は、これによってデ
ータ検索を開始する。レジスタ３がオフであることを信
号線ＡＯＵＴによって検知している場合には、メモリ１
の内容がデータとして無効なため、レジスタ４を信号線
５３（Ｈ通じてリセットする。レジスタ３がオンである
場合には、メモリ１の内容が条件に合っていることを表
わす信号Ｓ１と、外部からの信号線ＦＵＮＣで伝えられ
る検索方法に従って、レジスタ４の七ノド、またはりセ
ントを行ナウ。

信号線ＦＵＮＣＫよって伝えられる検索方法には、例え
ば次のようなものが考えられる。

（１）　　−Ｑ’−に条件に合ったか否かの結果を調べ
、検索のたびにレジスタ４をセット、リセットする。

（２）直前の検索結果との論理積をとってレジスタ４を
セット、リセットする。例えば、検索条件ａの検索を検
索方法（１）で行なったあと、検索条件すの検索全行な
い、検索条件ａと検索条件すの両方に適合した時にレジ
スタ４をセットし、そうでない時にはりセントする場合
があてはまる。

（３）直前の検索結果との論理和をとってレジスタ４を
七ット、リセットする。例えば、検索条件ａの検索を検
索方法（１）で行なったあと、検索条件すの検索を行な
い、検索条件ａ４たけ検索条件すの少なくとも一方に適
合した時にレジスタ４をセットし、そうでない場合（／
Ｃｉｊ：リセットする場合が合ではまる。

他にも、直前の検索結果との排能的論理和をとってレジ
スタ４をセットする等の方法が考えらＦｌ。

る。

これらの検索方法（１）〜（４）を実現するためＶＣは
、制御回路５は次のように動作するようにしてやればよ
い。

（１）信号Ｓ１がオンの時、レジスタ４を信号線Ｓ３で
セットし、そうでない場合はオフにする。

（２）レジスタ４の内容が出力されている信号線Ｓ４と
信号Ｓ１の論理積をとって信号線Ｓ３によってレジスタ
４をセット、リセットする。

（３）信号線Ｓ４と信号Ｓ１の論理和をとって信号線Ｓ
３によってレジスタ４をセット、リセノＬするＯ 以上によって外部からはレジスタ４の内容を信号線Ｓ４
によって見ることで、条件に合ったデータが存在するか
否か判かる。

データを読み出す場合には、先ず読み出したい条件のデ
ータを検索する０検索の結果は信号線Ｓ４によって外部
から知ることができる。第２図の制御回路６では、各メ
モリ回路から出力される信号線Ｓ４’を見て、定められ
た規準に従ってひとつのメモリ回路を選び、マルチプレ
クサ７にセレクト信号５ＬＣＴを出力し、選ばれたメモ
リ回路のデータを外部データバスＥＸＤＢＵＳに出力す
る。こうして必要な条件に合ったデータを、その条件を
示すだけで読み出せる。即ち、連想メモリに使える。

最後にデータを抹消する場合について述べる。

この場合も、抹消したいデータを予め検索し、レジスタ
４をセットしておく。その後、データ抹消の要求を信号
線Ｆ　Ｕ　Ｎ　Ｃ，によって、制御回路５へ伝える。制
御回路５は、レジスタ４がオンである場合には、レジス
タ３とレジスタ４をリセットする。レジスタ３がオフに
なることで、メモリ１の自答がデータとして無効になり
、データが抹消されたことになる。

また、無条件にデータを全て抹消したい場合もあるが、
この時は信号線ＦＵＮＣに全データ抹消要求をのせ外部
から入力してやる。制御回路５は、この要求を受けると
レジスタ３とレジスタ４をリセットし、データの抹消を
行なうことができる。

以上のように本実施例によれば、第１図に示したメモリ
回路を用いて第２図に示した連想メモリを構成すること
により、書き込みの時間や、＋１シ一条件のデータ検索
の時間が一定でかつ速い。捷／へ複雑な条件の組み合わ
せのデータ検索が容易にでき、さらに構成が操り返し回
路に向いており、半導体回路で実現しやすい等の効果を
有する。

以上のように本発明はカスケード接続されたメモリと、
演算を行なう演算部と、データの条ｆ’ｌ’　Ｋよす動
作するｉｌ　１記２のレジスタとを設けることにより、
連想メモリデバイスを半導体回路で構成することができ
、１だその処理速度も向上させることができ、その工業
的価値は犬なるものがある０

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリ回路のブロッ
ク図、第２図は同メモリ回路を用いた連相メモリのブロ
ック図である。 １・・・・・・メモリ、２・・・・・・演算器、３・・
・・・・レジスタ、４・・・・・・レジスタ、６・・・
・・・制御回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 １ １ １ １ １ 琴 ：　　　　　　舶　　　　　１ □

Claims (1)

【特許請求の範囲】
1. カスケードに接続された前段からの入力データを取り込
   み後段へ出力するとともに、入力データを外部へも出力
   するメモリと、上記メモリの内容と外部バスのデータと
   を外部から入力される演算情報を伝える信号に基づいて
   比較演算して演算情報の示す条件に合う場合には条件合
   致信号を出力する演算器と、カスケードに接続された前
   段からの入力データを取り込み後段へ出力するとともに
   、上記メモリの内容が有効なデータであることを表わす
   第１のレジスタと、検索時に上記メモリのデータが条件
   に合っていることを表わすフラグとして用いるとともに
   、外部へも出力して上記第１のレジスタがオフになると
   オフになる第２のレジスタと、カスケードに接続される
   後段からのシフト許可入力信号が入力されている場合あ
   るいは上記第１のレジスタがセントされていない場合に
   前段ヘゾフト許可出力信号を出力して上記シフト許可出
   力信号を出している状態で外部から書き込み要求を受け
   た時に上記メモリと上記第１のレジスタにデータを取り
   込む書き込み内部信月を出力し、捷だ外部からデータ検
   索要求を受けた時に上記第１のレジスタの内容と上記第
   ２のレジスタの内容と上記条件合致信号に基づいて外部
   からの指示により上記第２のレジメ、ｚｔセット又はリ
   セットし、さらに外部からデータ抹消要求を受けた時に
   上記第２のレジスタがセントされている場合ＶＣは上記
   第１のレジスタと上記第２のレジスタをリセットし、上
   記メモリの内容が有効なデータでないことを表わせしめ
   る制御回路とを具備し、カスケードに接続することによ
   って連想メモリデバイスを構成する単位回路となるメモ
   リ回路。