JPS5914221A - 交流スイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、開閉動作する接点間のアーク発生を防ぐ交流
電源と負荷との間に介在される交流スイッチ回路に関す
る。

先行技術では、第１および第２のリレースイッチを動作
させるだめの入力信号と、オンパルスあるいはオフパル
スとの一致によって出力するゲートによって、第１の限
時回路を動作させるとともに第２の限時回路を動作させ
、さらに第１の限時回路の出力の後縁によって第２の限
時回路を動作させ、第２の限時回路の出力を第１および
第２のリレースイッチの制御信号としている。このよう
な先行技術では第２の限時回路の出力パルス幅ＷＢはリ
レーの動作時間ＴＬよりも犬であり、かつ第１の限時回
路の出力パルス幅ＷＡよりも小でなければならない（Ｔ
Ｌ（ＷＢ（ＷＡ　）。ここでＷＡ、ＷＢのばらつきを土
ΔＷＡ、土ΔＷＢとすれば、上述の条件を満足するだめ
の最悪の条件ばＷＢ＝ＷＢ十ΔＷＢｆあり、ＷＡ＝ＷＡ
−ΔＷＡである。このようなときにＷＢ十ΔＷＢ）ＷＡ
十ΔＷＡとなれば、第２の限時回路の２回目の動作が行
なわれなくなる。それによって、オン動作時には第１リ
レースイツチをオン動作する制御信号のみが発生し、オ
フ動作時には第２リレースイツチ態に々る。この状態で
は、ダイオードで通電することになり、半波しか通電せ
ず、ダイオードが熱破壊することにもなる。またパルス
幅ＷＩ３はリレーの動作時間以下に抑えなければならず
、逆に薄えばパルス幅ＷＢ以下の動作時間を有するリレ
ーでなくては、使用不能となる。

本発明の目的は、上述の技術的課題を解決し、第１およ
び第２の限時回路の多小のばらつきを許容して、確実に
第１および第２リレースイツチを動作させるようにした
交流スイッチ回路を提供することである。

以下、図面によって本発明の詳細な説明する。

第１図は本発明の一実施例の電気回路図である。

交流電源１と負荷２とは本件交流スイッチ回路に端子３
．４によって直列に介在される。端子３゜４に接続され
るラインｆ３．１４間にはダイオード５と、そのダイオ
ード５に直夕１」に接続される第１リレースイツチ６と
から成る直列回路が接続される。この直列回路には第２
リレースイツチ７が並列に接続される。

第１リレースイツチ６は第１ラツチングリレー１０に関
するものである。この第１ラツチングリレー１０は、い
わゆる１巻線形ラッチングリレーであり、リレーコイル
５２を有する。このリレーコイル５２が一時的に矢符５
７の方向に励磁されると、第１リレースイツチ６は導通
し、その導通状態を機械的に自己保持する。またリレー
コイル５２が一時的に反対の矢符５８の向きに励磁され
ると、第１リレースイツチ６はオフ状態となって、その
オフ状態を自己保持する。

第１ランチングリレー１０のりレーコイル５２を１駆動
するだめに第１リレー駆動回路６１が設けられる。この
第１リレー、型動回路６１において、半導体スイッチン
グ素子となるトランジスタＴＲ１およびトランジスタＴ
Ｒ２は直列接続され、それらの接続点５３は第１ラツチ
ングリレー１０り）リレーコイル５２の一方端子に接続
される。トランジスタＴＲ３とトランジスタＴＲ４とは
直列接続され、それらの接続点５４は、リレーコイル５
２の他方端子に接続される。接続点５３．５４間には、
リレーコイル５２の逆起電力防止用として、ツェナダイ
オード５９．６０が相互に逆方向に直列に接続される。

Ａ　Ｎ　Ｉ）ゲートＧ５の出力は反転用のトランジスタ
ＴＲ５のベースに与えられるとともに、前述のトランジ
スタＴＲ４のベースに与えられる。トランジスタＴＲ５
のコレクタはトランジスタＴ　Ｒ１のベースに接続され
る。ＡＮＤゲー１−Ｇ６の出力は、トランジスタＴＲ６
のベースに与えられるとトモニ、トランジスタＴＲ２の
ベースに接続される。トランジスタＴＲ６のコレクタは
、トランジスタＴ　Ｒ３のベースに接続される。

ＡＮＤゲー）Ｇ５の出力がノ１イレベルになると、トラ
ンジスタＴＲ４、ＴＲ５が専通し、トランジスタＴＲＩ
は導通する。ＡＮＤゲー）Ｇ６の出力はローレベルであ
り、したがってトランジスタＴＲ２，ＴＲ６が遮断して
いる。そのためトランジスタＴＲ３が遮断している。こ
うしてトランジスタＴＲ１、接続点５３、リレーコイル
５２、接続点５４およびトランジスタＴＲ４を通る電流
経路が形成され、リレーコイル５２には、矢符５７の方
向に電流が流れる。そのだめ第１リレースイツチ６が導
通して自己保持される。

ＡＮＤゲー）Ｇ６からの出力がハイレベルとなったとき
には、トランジスタＴＲ２，ＴＲ６が４通し、トランジ
スタＴＲ３が導通する。Ａ　Ｎ　Ｉ）ゲートＧ５の出力
はローレベルであり、トランジスタＴＲ４，ＴＲ５が遮
断し、トランジスタ’ｌＲ１が遮断している。こうして
トランジスタＴＲ３、接続点５４、リレーコイル５２、
接続点５３およびトランジスタＴＲ２を通る電流経路が
形成され、リレーコイル５２には一ヒ記とは逆方向の矢
符５８方向の励磁電流が流れる。これによって第１リレ
ースイツチが遮断して自己保持される。

第２リレースイツチ７に関連する第２ラツチングリレー
１１も、第１ラツチングリレー１０と同様に１巻線形ラ
ッチングリレーであり、そのリレーコイル６２を駆動す
るための第２リレー駆動回路６３が設けられる。第２リ
レー駆動回路６３は、第１リレー駆動回路６１と同様に
構成され、トランジスタＴＲ７〜ＴＲ１２と、ツェナダ
イオード６８．６９とを含み、トランジスタＴＲ１０，
ＴＲ１１のベースにはＡＮＤゲートＧ７の出力が与えら
れ、壕だトランジスタ’ｒＲ８，ＴＲ１２のベースには
、ＡＮＤゲートＧ８の出力が与えられる。

ＡＮＤゲートＧ７の出力がハイレベルになると、トラン
ジスタＴＲｌ０．ＴＲＩＩが導通し、トランジスタＴＲ
７は導通する。ＡＮＤゲートＧ８の出力はローレベルで
あり、したがってトランジスタＴＲ８、ＴＲＩ　２が趣
断している。そのためトランジスタＴ　Ｒ９が遮断して
いる。こうしてトランジスタＴＲ７、接続点６４、リレ
ーコイル６２、接続点６５およびトランジスタＴＲｌ０
を通る電流経路が形成され、リレーコイル６２には矢符
６６の方向に電流が流れる。そのため第２リレースイツ
チ７が導通して自己保持される。

ＡＮＤゲー）Ｇ８からの出力がハイレベルとなったとき
には、トランジスタＴＲ８，ＴＲ１２が導通し、トラン
ジスタＴＲ９が導通する。ＡＮＤゲー）Ｇ７の出力はロ
ーレベルであり、トランジスタＴＲＩ　Ｏ、ＴＲＩ　１
が推断し、トランジスタＴＲ７が遮断している。こうし
てトランジスタＴＲ９、接続点６５、リレーコイル６２
、接続点６４およびトランジスタＴＲ８を通る電流経路
が形成され、リレーコイル６２には上記とは逆方向の矢
符６７の方向の励磁電流が流れる。これによって第２リ
レースイツチ７が遮断して自己保持される。

リレーコイル５２．６２に流れる電流が推断するとき、
そのリレーコイル５２．６２に供給電圧Ｖｃｃ　　を超
える電圧が発生し、トランジスタＴ　Ｒ１〜Ｔ　Ｒ１２
を破壊しないためにツェナダイオード５９　、６０　、
６８　、．６９が設けられる。各端子１００には供給電
圧Ｖｃｃが与えられる。ここでツェナダイオード５９，
６０，６８．６９のブレークダウン電圧は、供給電圧Ｖ
　ｃ　ｃの電圧を超える値であり、かつトランジスタＴ
ＲＩ〜ＴＲ１２が破壊する電圧未イーの値である。

ＡＮＤゲー）Ｇ５〜Ｇ８の出力が７１イレベルからロー
レベルにそれぞれ変化すると、リレーコイル５２．６２
には逆起電力が発生する。このときリレ−コイル５２→
接続点５３→ツェナダイオード５９→ツェナダイオード
６０→接続点５４→リレーコイル５２、リレ−コイル６
２→ｌＬａ６４→ツエナダイオード６８→ツエナダイオ
ード６９→接続点６５→リレーコイル６２あるいはその
逆の方向に電流が流れ、ツェナダイオード５９，６０．
６８．６９はブレークダウンする。ツェナダイオード５
９，６０，６８．６９がブレークダウンすることによっ
て逆起電力が吸収され、したがってトランジスタＴＲＩ
〜Ｔ　Ｒ１，２が破壊されることは々い。

オフ時検出回路１６において、第２リレースイツチ７と
並列に抵抗１７とトランス１８の１次巻線１８ａとから
成る直列回路が接続される。トランス１８の２次善１１
１８ｂには、並列にコンデンサ１９およびダイオード２
０．２１が接続される。

２次巻線１８ｂの一端は矩形波成形回路２２の一方の入
力に接続される。２次巻線１８ｂの他端は分圧抵抗３４
．３５の接線点に接続される。また矩形波成形回路２２
の他方の入力には分圧抵抗３６．３７によって分圧され
た電圧が与えられる。

この矩形波成形回路２２からの正の矩形パルス出力はオ
フ時検出出力として正または負の一方の半周期毎に導出
される。このオフ時検出パルスは、ＡＮＤゲートＧ９の
一方の入力に与えられるとともに複数（奇数）段の反転
回路２３を介してＡＮＤゲー）Ｇ９の他方の入力に与え
られる。ここで反転回路２３およびＡＮＤゲー）Ｇ９は
、立ち上り微分回路２４を構成する。立ち上り微分回路
２４の出力は、第１のゲートとしてのＡ　Ｎ　Ｉ）ゲー
トＧ１の一方の入力に与えられる。

端子３と第１リレースイツチ６の接続点との間のライン
ｆ３には、変流器２５が設けられる。この変流器２５の
出力は、オン時検出回路２６に入力される。オン時検出
回路２６は、前述のオフ時検出回路１６と同様にコンデ
ンサ２７、ダイオード２８．２９および矩形波成形回路
３０を含む。

変流器２５の一方の端子は矩形波成形回路３０の一方の
入力に接続される。変流器２５の他方の端子は分圧抵抗
３９，４００接続点に接続さね、る。

また矩形波成形回路３０の他方の入力には分圧抵抗４１
．４２で分圧された電圧が与えられる。オン時検出回路
２６からの正のパルスは、複数（奇数）段の反転回路３
１およびＮＯＲゲートＧ１゜から成る立ち下り微分回路
３３に与えられる。立ち下り微分回路３３の出力は、第
２のゲートとしてのＡ　Ｎ　Ｉ）ゲー）Ｇ２の一方の入
力に与えられる。

なおオン時検出回路２６からの正のパルスは、オン時検
出出力として正捷たけ負の一方の半周期毎に出力される
。

ＡＮＤゲートＧ１およびＡＮＤゲートＧ２の他方の入力
には、入力端子７６から信号制御回路７７を介する信号
がそれぞれ与えられる。この入力端子７６には、オン動
作信号またはオフ動作信号が入力される。なお、立ち上
り微分回路２４および立ち下り微分回路３３に代えて、
コンデンサと抵抗とから成る回路を設けてもよい。

信号制御回路７７において、端子７６からの信号は、ダ
イオード７Ｂ　、７９、抵抗８０．波形整形機能を有す
る反転回路８１、反転回路８２を介して第１雑音除去回
路８３に与えられる。この第１雑音除去回路８３におい
て、反転回路８２の出力はＡ　Ｎ　ｌ）ゲー）Ｇｌｌの
一方の入力に与えられるとともに、抵抗８４およびコン
デンサ８５から成る遅延回路８６を介してＡＮＤゲー）
Ｇｌ　１の他方の入力に与えられる。第１雑音除去回路
８３の出力は第２雑音除去回路９０に与えられる。乙の
第２雑音除去回路９０において、第１雑音除去回路８３
の出力はＯＲゲートＧ１２の一方の入力に与えられると
ともに、抵抗８７およびコンデンサ８８から成る遅延回
路８９を介してＯＲゲートＧ１２の他方の入力に与えら
れる。

第２雑音除去回路９０の出力は、ＡＮＤゲートＧ　１３
およびＮＯＲゲートＧ１４の一方の入力に与えられると
ともに、複数段の反転回路９１を介してＡ　Ｎ　Ｉ）ゲ
ートＧ　１．３およびＮＯＲゲートＧ１４の他方の入力
に与えられる。ＡＮＤＮＯゲートＧ１よび反転回路９１
は立ち上シ微分回路９２をンサと抵抗とから成っていて
もよく、立ち下り微分回路９３は反転回路とコンデンサ
と抵抗とから成っていてもよい。両微分回路９２．９３
の出力はＯＲゲートＧ　１．５を介して第３単安定回路
９４に与えられ、第３単安定回路９４の出力はＯＲゲー
トＧ１６の一方の入力に与えられる。ＯＲゲートＧｌ　
６の他方の入力にはＯＲゲー）　Ｇ　ｉ　２の出力が与
えられる。

ＯＲゲートＧ１６の出力はＡ　Ｎ　ＤゲートＧ７゜Ｇ５
に与えられるとともに、ＡＮＤゲー）Ｇｌ　。

Ｇ４に与えられる。またＯＲゲートＧ１６の出力は反転
回路９５を介してＡＮＤゲートＧ２．Ｇ３に与えられる
とともに、Ａ　Ｎ　Ｉ）ゲートＧ６．Ｇ８に与えられる
。

ＡＮＤゲートＧＩ　、Ｇ２の各出力１４０　ＲゲートＧ
５を介してＡＮＤゲートＧ６の一方の入力に与えられる
。このＡＮＤゲートＧ６の出方は第１遅延回路ＤＬ１に
与えられ、第１遅延回路１）　Ｌ　ｌの出力はＡＮＤゲ
ーグー３．Ｇ４に与えられる。ＡＮＤゲートＧ４の出力
はＯＲゲートＧ１７の一方の入力に与えられ、Ａ、［Ｄ
グー）Ｇ３の出力は第２遅延回路ＤＬ２を介してＯＲゲ
ートＧ１７の他方の入力に与えられる。

ＯＲゲートＧ１７の出力は第１単安定回路１００に与え
られ、この第１単安定回路１００の出力は複数の反転回
路１０１およびＮＯＲゲートＧ１８から成る立ち下り微
分回路１０２を介して第２単安定回路１０３に与えられ
るとともに、ＯＲグ−、トＧ　１９の一方の入力に与え
られる。第２単安定回路１０３の出力はＯＲグー）０１
９の他方の入力に与えられるとともにＡＮＤゲーグー６
．Ｇ７に与えられる。またＯＲゲートＧ１９の出力はＡ
ＮＤゲーグー５　、Ｇ８に与えられるとともに反転回路
１０４を介してＡＮＤゲーグー６に与えられる。なお第
１単安定回路１００に代えてタイマなどを用いてもよい
。また立ち下シ微分回路１０２は、反転回路、コンデン
サおよび抵抗から成る回路であってもよい。

第２図を参照して動作を説明する。交流電源１から端子
３に向けて第２図ｆ１＋に示す′亀圧彼形を有する交流
電力が供給されている。第１および第２リレースイツチ
６．７が遮断している状態では、トランス１８の２次巻
線１８ｂＫ電圧波形の各周期毎に誘起電圧が生じ、ダイ
オード２０．２１の働きによって、第２図（２）で示す
如く順方向電圧効果分身上の電圧がカットされた波形の
信号が矩形波成形回路２２に与えられる。矩形波成形回
路２２からオフ時検出信号が導出される。このオフ時検
出信号の立ち上りに応じて第２図（３）で示すごとく立
ち上り微分回路２４からクロックパルス（以後オンパル
スと呼ぶ）が導出される。

このような状態で入力端子７６に与えられる信号が、第
２図（４）で示すように時刻ｔ１においてチャタ−を有
してローレベルからハイレベルニナッたとする。このよ
うな入力信号の立ち上りおよび立ち下りに同期して立ち
上＃）微分回路９２および立ち下り微分回路９３からは
、クロックパルス、が導出され、単安定回路８６に与え
られる。このクロックパルスの入力に応じて単安定回路
８へからは、第２図（５）で示すようにパルス幅νＶ３
のパルスが導出される。このパルス幅Ｗ３は、リレーノ
動作時間以上に選ばれている。この単安定回路８６の出
力と入力１言号とはＯＲゲート０１′６に入力されてい
るので、ＯＲグー）Ｇ１６からは第２図（６）で示すよ
うにチャタ−がキャンセルされた入力信号が出力される
。したがってＡＮＤゲーグーｌからは、第２図（７）で
示すように単一のオンパルスが出力される。

前記オンパルスはＯＲグー）Ｇ５およびＡＮＤゲートＧ
６を介して第１遅延回路ＤＬＩに寿えられる。第１遅延
回路ＤＬＩでは、オンパルスが負荷電圧よりも進み位相
となっているので、負荷電圧の正の位相に同期きせるだ
めの移相時間Ｔ１に対応した遅延時間Ｔ１だけオンパル
スを遅延させて、第２図（８）で示す出力が導出される
。なお、オンパルスの移相時間Ｔ１は、後述のオフパル
スの移相時間よりも短いものとする。

第１遅延回路ＤＬＩの出力はＡＮＤゲーグー４およびＯ
Ｒグー）Ｇ７を介して８２図（＋０１で示すように単安
定回路１００に与えられる。単安定回路１００は第２図
（１１）で示すようにパルス幅Ｗ１のパルスを導出する
。このパルス幅Ｗｌ　ハ、第１１Ｊ　ｖ−スイッチ６が
オンするときと第２リレースイツチ７がオンするときの
タイミングの時間差を設定するためのものである。

第１単安定回路１００の出力の立ち下りに応じて第２単
安定回路１０３には第２図（１２）で示すようにクロッ
クパルスが与えられ、それに応じて第２単安定回路１０
３は第２図（１３）で示すようにパルス幅Ｗ２（Ｄパル
スを出力する。このパルス幅Ｗ２ｄ少なくとも第２リレ
ースイツチ７の動作時間以上に選ばれている。この第２
単安定回路１０３がらのパルスと第１単安定回路１００
のパルスとが与えられるＯＲグー）Ｇ１９からはパルス
幅（Ｗｌ十Ｗ２）のパルスが第２ｒＡθ４）で示すよう
に導出され、ＡＮＤゲートＧ５．Ｇ８に与えられる。そ
れによってＡＮＤゲーグー５から第２図（１５）で示す
ように第１リレースイツチ６をオン動作させるための信
号が第１リレー駆動回路６１に与えられる。

この信−１のパルス幅（Ｖｌ＋Ｗ２）は第１リレースイ
ツチ６の動作時間以上であり、そのようになるようにパ
ルス幅Ｗ２を設定する。これにより、第１リレースイツ
チが第２図（１７）で示すようにオン動作する。

次いで、第２単安定回路１０３の出力が与えられるＡＮ
ＤゲーグーＧ７からは第２図（１６）で示すように、第
２リレースイツチ７をオン動作するための信号が第２リ
レー駆動回路６３に与えられる。それにより、第２リレ
ースイツチ７が第２図（１８）で示すようにオン動作す
る。したがって負荷２が電力付勢される。

上述のごとく電力付勢に応じて、第２図（１９）で示す
ごとき負荷電流が流れる。なお第２図（１９）において
斜線で示す部分は、ダイオード５に流れる。この負荷電
υ１ｉは、トランス１８の１次巻線１８ａに７１１Ｔ、
れす、したがって２次巻線１８　ｂには起電力が発生し
ない。変流器２５に発生した出力は、第２図（２＋１）
で示すように、ダイオード２８．２＝１によって順方向
電圧降下分だけカットされて、矩形波成形回路３０に入
力される。この矩形波成形回路３０から出力されたパル
スの立ち下りに応じて、立ち下シ依分回路３３からは、
第２図（２１）で示すクロックパルス（以後、オフパル
スと呼ぶ）が出力され、ＡＮＤゲートＧ２の一方に入力
される。

このような状態における時刻ｔ２で入力端子７６への入
力信号が第２図（４）で示すようにチャタ−を有してハ
イレベルからローレベルに変化したとする。この入力信
号の立ち下りに応じて、第３嘔安定回路９４からはパル
ス幅Ｗ３のパルスが第２図（５）で示すように出力され
る。したがってＯＲゲグーＧｌ　６からは第２図（６）
で示すようなハイレベルの信号が出力され続け、反転回
路９５で反転されてＡＮＤゲーグー２の他方の入力に与
えられる。

したがってＡＮＤゲーグー２からは、単一のオフパルス
がＯＲゲートＧ５およびＡＮＤゲートＧ６を介して第２
図（イ）で示すように出力される。

前記オフパルスは第１遅延回路１〕Ｌ１に与えられ、第
２図（９）で示すように遅延時間Ｔ１だけ遅延される。

ここで、オフパルスは負荷電流の負の位相よりも時間（
ＴＩ＋Ｔ２）だけ進み位相となっているものとする。し
たがって第１遅延回路ＤＬ１ではオフパルスの移相時間
（Ｔ１＋Ｔ２）のうち、時間Ｔ１だけオフパルスが移相
される。この遅延されたオフパルスはＡ　Ｎ　、Ｄグー
）Ｇ３．Ｇ４に与えられる。ここで入力信号はローレベ
ルであり、反転回路９５の出力はハイレベルであるので
、前記時間Ｔ１だけ遅延されたオフパルスはＡＮＤゲー
グー３を介して第２遅延回路ＤＬ２に与えられる。

第２遅延回路１）Ｌ２では、オフパルスの移相時間（Ｔ
　１　＋’ｌ’　２　）のうち残余の時間Ｔ２だけ、オ
フパルスが第２図（９）で示すように遅延され、第１単
安定回路１００に与えられる。

第１単安定回路１００は、オフパルスの入カニ応じて第
２図（１１）で示すようにパルス幅Ｗ１のパルスを出力
し、第２４１安定回路１０３からは第２図（１３）で示
すようにパルス幅Ｗ２のパルスが出力される。さらにＯ
ＲゲートＧ１９からは第２図（１４）で示すようにパル
ス幅（Ｗ１＋Ｗ２）のパルスが出力される。

したがって、先ずＡＮＤゲーグー８の出力が第２図（ハ
）で示すようにハイレベルと々す、リレーコイル６２に
矢符６７の方向の電流が流れる。それによって、第２リ
レースイツチ７が負荷電流の正の位相すなわちダイオー
ド５の順方向の半周期において、第２図（国で示すよう
にオフ動作してリセットされる。

次いで、ＡＮＤグー）Ｇ６の出力が第２図（ハ）で示す
ようにハイレベルとなり、リレーコイル５２に矢符５８
の方向の電流が流れる。それによって第１リレースイツ
チ６が負荷電流の負の位相すなわちダイオード５の逆方
向の半周期において、第２図（１７１で示すようにオフ
動作してリセットされる。

以上のような動作によって、アークを発生することなく
負荷２を電力消勢するととができる。

上述の実施例ではオンパルスの移相時間をＴ１とし、オ
フパルスの移相時間を（Ｔ　Ｉ＋Ｔ　２　）としたが、
本発明の他の実施例としてオンパルスの移相時間を（Ｔ
１＋Ｔ２）とし、オフパルスの移相時間をＴ１としても
よい。この場合には、ＡＮＤゲーグー３に入力反転信号
を与え、ＡＮＤゲートＧ４に入力信号を与えるようにす
ればよい。

なお、ＡＮＤゲートＧ６はリレー制御信号が発生してい
るときにオンパルスあるいはオフパルスがＯＲゲート２
から出力されても無視するためのもので、誤動作防止用
に設けられている。

上述のごとく本発明によれば、リレー動作時間に制限を
設けなくてもよく、また第１および第２の限時回路の出
力がばらついたとしても誤動作することはない。

【図面の簡単な説明】

第１図は本発明の一実施例の全体回路図、第２図は動作
を説明するだめのタイミングチャートである。 １・・・交流電源、２・・・負荷、５・・・ダイオード
、６・・・第１リレースイツチ、７・・・第２リレース
イツチ、２４・・・オフ時検出回路、３３・・・オン時
検出回路、１００・・・第１単安定回路、１０３・・・
第２単安定回路、Ｇｌ　、Ｇ２・・・ＡＮＤゲート、Ｇ
１９・・・ＯＲゲート 代理人　　　弁理士　西教圭一部

Claims (1)

1. 【特許請求の範囲】 交流′電源と負荷との直列回路に挿入され、互に並列接
   続された負荷開閉用の２個の第１、第２のリレースイッ
   チであって、該第１のリレースイッチはダイオードを直
   列に接続し、リレースイッチのオン動作は交流電源の電
   圧波形がダイオードの逆方向の半周期においてその第１
   のリレースイッオードの順方向の半周期においてオンさ
   せ、さらにリレースイッチのオフ動作は上記電圧波形が
   ダイオードの順方向の半周期においてその第２のリレー
   スイッチをオフし、遅れて第１のスイッチをダイオード
   の逆方向の半周期においてオフさせる交流スイッチ回路
   において、 前記第１、第２のリレースイッチのオフ時における交流
   電源と負荷との直列回路の電気的変化を検出して正また
   は負の一方の半周期毎にオンパルスを出力する回路と、
   前記第１、第２のリレースイッチのオン時にお°ける交
   流電源と負荷との直列回路の電気的変化を検出した正ま
   たは負の一方の半周期毎にオフパルスを出力する回路と
   を設け、前記オンパルスと負荷をオンさせるための入力
   信号の一致によって出力する第１のゲートの出力と、前
   記オフパルスと負荷をオフさせるだめの入力信号との一
   致によって出力する第２のゲートの出力とを、各ゲート
   からの信号によって予め定めだ第１のパルス幅の第１パ
   ルスを出力する第１の限時回路に与え、第１パルスの後
   縁で動作して予め定めだ第２のパルス幅のパルスを出力
   する第２の限時回路の後縁と、第１および第２の限時回
   路のＯＲ出力とを、第１および第２のリレースイッチを
   動作させるだめの制御信号としたことを特徴とする交流
   スイッチ回路。