JPS59145563A - 注入形バイポ−ラ論理半導体装置 - Google Patents
注入形バイポ−ラ論理半導体装置Info
- Publication number
- JPS59145563A JPS59145563A JP58020043A JP2004383A JPS59145563A JP S59145563 A JPS59145563 A JP S59145563A JP 58020043 A JP58020043 A JP 58020043A JP 2004383 A JP2004383 A JP 2004383A JP S59145563 A JPS59145563 A JP S59145563A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- injection type
- logic semiconductor
- type bipolar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は注入形バイポーラ論理半導体装置（以下、ＩＬ
と略称する）に関し、とくに、少ない素子数（ゲート数
）で遅延回路を構成することができるＩ２Ｌ構造に関す
る。
と略称する）に関し、とくに、少ない素子数（ゲート数
）で遅延回路を構成することができるＩ２Ｌ構造に関す
る。
従来例の構成とその問題点
工２Ｌは、高集積度、低消費電力である反面、１ゲート
当シの伝播遅延時間が比較的太きいという特性をもって
いる。そこで、この特性を利用して、信号遅延回路を’
ｌ１ｉＧ成すると、少ないゲート数で所望の遅延時間特
性のものが得られる。しかしながら、遅延時間が大きく
なるにつれて、必鵠なゲート数も増大し、集ｆ／を度も
上がらない。
当シの伝播遅延時間が比較的太きいという特性をもって
いる。そこで、この特性を利用して、信号遅延回路を’
ｌ１ｉＧ成すると、少ないゲート数で所望の遅延時間特
性のものが得られる。しかしながら、遅延時間が大きく
なるにつれて、必鵠なゲート数も増大し、集ｆ／を度も
上がらない。
発明の目的
本発明は、少ないゲート数で十分な遅延動作を実現でき
る遅延回路用Ｉ２ Ｌ ＜４ｐ造を提供するものである
。
る遅延回路用Ｉ２ Ｌ ＜４ｐ造を提供するものである
。
発明のｆ１呑１戊
本発明は、逆形ｎｐｎ ）ランジスタ構造のｐ膨頭域内
に基板ｔｔｌｓもしくは接地ｉ、ｌ（位部に接に、ｅさ
れた第２のｎ影領域をそなえた注入ルバイホーラ論理半
η１・体装置であり、これによれ課、前記ｐ影領域と第
２のｎ影領域との間のｐｎ接合容量が４ａ号遅延の桔分
回ｂ′：Ｓに寄与し、信号遅延１１「を増大する。
に基板ｔｔｌｓもしくは接地ｉ、ｌ（位部に接に、ｅさ
れた第２のｎ影領域をそなえた注入ルバイホーラ論理半
η１・体装置であり、これによれ課、前記ｐ影領域と第
２のｎ影領域との間のｐｎ接合容量が４ａ号遅延の桔分
回ｂ′：Ｓに寄与し、信号遅延１１「を増大する。
実施国の説明
〆１Ｔ’図および第２図は本丸明笑廁例装置べの防面図
および要部平面図であり、第３図は同実施例装置の等価
回路図である。この実施例において １２Ｉ。
および要部平面図であり、第３図は同実施例装置の等価
回路図である。この実施例において １２Ｉ。
の逆形ｎｐｎトランジスタを構成するのは、ｎ影領域１
のエミッタ、ｐ影領域２のベースおよびｎ影領域３のコ
レクタである。また、ｐ影領域４はラテラルＩ）ｎｌ）
）ランジスタを形成スるだめのエミッタでアリ、この
ラテラルＩ）ｎｌ））ランジヌタは、ｎ影領域３がベー
ス、ｐ影領域２がコレクタとなって、前記逆形ｎｐｎｌ
〜ランシスタに対してベース電流を供給するだめの電流
源でもある。そして、周辺のｎ十形領域５は、コレクタ
ウオールと称され、基板ないしは埋込み形成され／こｎ
十形領域６と相俟って、前記逆形ｎｐｎ ｌ−ランジス
タ（７） 電流利得の改善と寄生ラテラルｐｎｐトラン
シヌタの動作をなくすだめのものである。
のエミッタ、ｐ影領域２のベースおよびｎ影領域３のコ
レクタである。また、ｐ影領域４はラテラルＩ）ｎｌ）
）ランジスタを形成スるだめのエミッタでアリ、この
ラテラルＩ）ｎｌ））ランジヌタは、ｎ影領域３がベー
ス、ｐ影領域２がコレクタとなって、前記逆形ｎｐｎｌ
〜ランシスタに対してベース電流を供給するだめの電流
源でもある。そして、周辺のｎ十形領域５は、コレクタ
ウオールと称され、基板ないしは埋込み形成され／こｎ
十形領域６と相俟って、前記逆形ｎｐｎ ｌ−ランジス
タ（７） 電流利得の改善と寄生ラテラルｐｎｐトラン
シヌタの動作をなくすだめのものである。
さて、図示の実施例装置では、工２Ｌの主体をなす前記
逆形ｎｐｎ）ランシヌタのベースであルｐ形領域２内に
第２のｎ形領域了を形成し、これをコレクタウオールの
ｎ十形領域５に接触させ、電位的に接地点に結合させた
構造を有する。これにヨリ、前記逆形ｎｐｎ）ランシヌ
タのベースト接地間には、第３図示のように、大きな接
合容量８が結合される。この接合容量８ば、付随容量値
Ｃとベース領域内の抵抗成分子ｂ とで積分回路を構
成し、ベース端子に入力される信号（矩形波）は、積分
され、信号の立上りが時定数Ｃ−ｒｂに依存するのテ、
工２Ｌのヌレノシュホールト電圧ＶＨ’＝ ｏ、７ｖに
達する時間だけ遅延する。この結果、Ｉ２Ｌの出力端子
、すなわち、逆形ｎｐｎトランジスタのコレクタに現わ
れる反転出力（矩形波）は、ベース入力に対して、一定
時間だけ遅延された出力信号が得られることになる。な
お、各図中、９は絶縁膜であり、１０〜１２は配線導体
層である。まだ、前記第２のｎ影領域７は、第１図およ
び第２図に示したように、周辺のコレクタウオールｎ＋
形領域６に交差（重ね合わせ）させて形成することによ
り、同ｎ十形領域６を接地電位で動作させる通常の１２
Ｌにあって、接地接続のだめの外部配線が不用になり、
加えて、製造的にも、エミッタのｎ影領域１と同時に形
成できるので、工程上の付加もない。
逆形ｎｐｎ）ランシヌタのベースであルｐ形領域２内に
第２のｎ形領域了を形成し、これをコレクタウオールの
ｎ十形領域５に接触させ、電位的に接地点に結合させた
構造を有する。これにヨリ、前記逆形ｎｐｎ）ランシヌ
タのベースト接地間には、第３図示のように、大きな接
合容量８が結合される。この接合容量８ば、付随容量値
Ｃとベース領域内の抵抗成分子ｂ とで積分回路を構
成し、ベース端子に入力される信号（矩形波）は、積分
され、信号の立上りが時定数Ｃ−ｒｂに依存するのテ、
工２Ｌのヌレノシュホールト電圧ＶＨ’＝ ｏ、７ｖに
達する時間だけ遅延する。この結果、Ｉ２Ｌの出力端子
、すなわち、逆形ｎｐｎトランジスタのコレクタに現わ
れる反転出力（矩形波）は、ベース入力に対して、一定
時間だけ遅延された出力信号が得られることになる。な
お、各図中、９は絶縁膜であり、１０〜１２は配線導体
層である。まだ、前記第２のｎ影領域７は、第１図およ
び第２図に示したように、周辺のコレクタウオールｎ＋
形領域６に交差（重ね合わせ）させて形成することによ
り、同ｎ十形領域６を接地電位で動作させる通常の１２
Ｌにあって、接地接続のだめの外部配線が不用になり、
加えて、製造的にも、エミッタのｎ影領域１と同時に形
成できるので、工程上の付加もない。
本発明実施例構造で遅延回路を形成した場合、たとえば
、１μｓｅｃの遅延量を得るには、１ゲート当り１０μ
Ａのインジェクション電流で、各ゲート部に接合面積６
８０μｍ２の接合容量を伺加して、６ゲート数で達成す
ることができ、従来構成で１０ゲート数を必要としたの
にくらべて、〃のゲート数で実現できることが確認され
た。なお、遅延時間特性は接合容量面積を変えることで
自在に設定することが可能である。
、１μｓｅｃの遅延量を得るには、１ゲート当り１０μ
Ａのインジェクション電流で、各ゲート部に接合面積６
８０μｍ２の接合容量を伺加して、６ゲート数で達成す
ることができ、従来構成で１０ゲート数を必要としたの
にくらべて、〃のゲート数で実現できることが確認され
た。なお、遅延時間特性は接合容量面積を変えることで
自在に設定することが可能である。
発明の効果
本発明によれば、Ｉ２Ｌ構造で信号遅延回路を構成して
、従来より少ないゲート数で同等の遅延動作をなす回路
装置が実現され、かつ、工程上の変更もないので、高集
積化が容易に達成できる。
、従来より少ないゲート数で同等の遅延動作をなす回路
装置が実現され、かつ、工程上の変更もないので、高集
積化が容易に達成できる。
第１図および第２図は本発明実施例の断面図および平面
図、第３図はその等１ｉ１１ｉ回路図である。 １．７・・・・ｎ影領域、２，４・・・・・・ｐ影領域
、３・・・・・・ｎ影領域、６，６・・・・・・ｎ十形
領域、８・・・・・接合容量、９・・・・・・絶縁膜、
１０〜１２・・・・・・配線導体層０
図、第３図はその等１ｉ１１ｉ回路図である。 １．７・・・・ｎ影領域、２，４・・・・・・ｐ影領域
、３・・・・・・ｎ影領域、６，６・・・・・・ｎ十形
領域、８・・・・・接合容量、９・・・・・・絶縁膜、
１０〜１２・・・・・・配線導体層０
Claims (1)
- （１）第１のｎ形領域を含む逆形ｎｐｎトランジスタ構
造のｐ形領域内に基板部もしくは接地電位部に接続され
た第２のｎ影領域をそなえだ注入形バイポーラ論理半導
体装置。 し）第２のｎ影領域が基板部もしくは接地電位部のｎ十
形領域に交差形成された特許請求の範囲第１項に記載の
注入形バイポーラ論理半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020043A JPS59145563A (ja) | 1983-02-09 | 1983-02-09 | 注入形バイポ−ラ論理半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020043A JPS59145563A (ja) | 1983-02-09 | 1983-02-09 | 注入形バイポ−ラ論理半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59145563A true JPS59145563A (ja) | 1984-08-21 |
Family
ID=12016024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020043A Pending JPS59145563A (ja) | 1983-02-09 | 1983-02-09 | 注入形バイポ−ラ論理半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59145563A (ja) |
-
1983
- 1983-02-09 JP JP58020043A patent/JPS59145563A/ja active Pending
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