JPS59149098A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59149098A JPS59149098A JP58023574A JP2357483A JPS59149098A JP S59149098 A JPS59149098 A JP S59149098A JP 58023574 A JP58023574 A JP 58023574A JP 2357483 A JP2357483 A JP 2357483A JP S59149098 A JPS59149098 A JP S59149098A
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- Japan
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- air bridge
- integrated circuit
- substrate
- air
- protrusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体基板上にトランジスタ、抵抗、コイル、
コンデンサ等の電子部品を形成し相互に接続したいわゆ
る集積回路の構造製造技術に関するものである。
コンデンサ等の電子部品を形成し相互に接続したいわゆ
る集積回路の構造製造技術に関するものである。
ここでは、簡単のため、本発明の効果が顕著に出現する
場合として半絶縁性ガリウム砒素(以下GaAs と
略す)基板上に形成された電界効果トランジスタ(以下
FETと略す)を含む集積回路を例にとって説明する。
場合として半絶縁性ガリウム砒素(以下GaAs と
略す)基板上に形成された電界効果トランジスタ(以下
FETと略す)を含む集積回路を例にとって説明する。
集積回路の動作速度を高速化し、かつ低消費電力化を図
るには素子の微細化回路の高集積度化が必須である。こ
れに伴ない各部品及びそれらを相互に接続するための配
線が近接し、さらに配線間の交叉部が増加することにな
る。その結果、とくに配線容量が増加し、動作速度の低
減につながる。
るには素子の微細化回路の高集積度化が必須である。こ
れに伴ない各部品及びそれらを相互に接続するための配
線が近接し、さらに配線間の交叉部が増加することにな
る。その結果、とくに配線容量が増加し、動作速度の低
減につながる。
これを防ぐために有効な配線間の絶縁法が要求される。
このような目的に対する有効な手段にエアブリッジ法が
ある。これは図1に示すように集積回路内において下側
の金属配線11と上側の金属配線12とが交叉する場合
に両者間に絶縁膜を介さず上側の配線金属が立体交叉す
る多層配線技術である。この方法の特徴は2種の配線は
比誘電率の最も小さい空気で絶縁されているため、他の
任意の絶縁膜を用いる場合に比して両配線間の容量が最
も小さくなることにある。このため回路内の配線容量が
低−され集積回路の動作速度が改善される。
ある。これは図1に示すように集積回路内において下側
の金属配線11と上側の金属配線12とが交叉する場合
に両者間に絶縁膜を介さず上側の配線金属が立体交叉す
る多層配線技術である。この方法の特徴は2種の配線は
比誘電率の最も小さい空気で絶縁されているため、他の
任意の絶縁膜を用いる場合に比して両配線間の容量が最
も小さくなることにある。このため回路内の配線容量が
低−され集積回路の動作速度が改善される。
しかしながらエアブリッジは構造上」二層配線が中空に
浮いた状態にありエアブリッジ形成後は表面に接触する
ことができなくなる。このため、以下の工程において様
々な技術的問題点・制約が生じる。すなわち、 (1)高周波特性向上のため基板厚さを裏面から薄くす
る場合、化学エツチングに必要な保護膜の形成が必要で
ある。一方、機械的研磨によって基板を薄くする場合、
基板表面に接触する必要がある。
浮いた状態にありエアブリッジ形成後は表面に接触する
ことができなくなる。このため、以下の工程において様
々な技術的問題点・制約が生じる。すなわち、 (1)高周波特性向上のため基板厚さを裏面から薄くす
る場合、化学エツチングに必要な保護膜の形成が必要で
ある。一方、機械的研磨によって基板を薄くする場合、
基板表面に接触する必要がある。
(2)基板上に多数繰り返して形成された半導体装置を
分離しチップ化するスクライブ、セパレートの工程では
表面に破片や汚れが付着したり傷を付けたりすることを
防ぐために裏面から加工処理を施すことが多く必然的に
表面に接触することになる。
分離しチップ化するスクライブ、セパレートの工程では
表面に破片や汚れが付着したり傷を付けたりすることを
防ぐために裏面から加工処理を施すことが多く必然的に
表面に接触することになる。
(3)チップ化した半導体装置を一つずつパッケージへ
装着するボンディング工程ではコレットや真空ピンセッ
トにてチップ表面側を吸着するこトニなる。
装着するボンディング工程ではコレットや真空ピンセッ
トにてチップ表面側を吸着するこトニなる。
(4)最終的に集積回路に保護j漢を形成する場合、外
部へ電気的接続をとり出すため保護膜に開口部を設ける
。ここで通常のコンタクト露光によるホトリソグラフィ
を適用する場合、基板表面はホトマスクに強く密着され
ることになる。
部へ電気的接続をとり出すため保護膜に開口部を設ける
。ここで通常のコンタクト露光によるホトリソグラフィ
を適用する場合、基板表面はホトマスクに強く密着され
ることになる。
以上の工程または取扱いはエアブリッジを保護するとい
う点からは実施できないものであり、上述と同等の工程
を実施するためには煩雑な工程を附加することになる。
う点からは実施できないものであり、上述と同等の工程
を実施するためには煩雑な工程を附加することになる。
この場合、半導体装置の生産性、歩留りが著しく悪化す
るという問題点が生じる。
るという問題点が生じる。
また、この様な問題点は集積回路が大規模化され電子部
品が微細化してゆくに、伴ない表面の凹凸が大きくなる
場合においても共通のものである。
品が微細化してゆくに、伴ない表面の凹凸が大きくなる
場合においても共通のものである。
表面にできる限り接触せず、表面を保護しつつ半導体装
置を製造するためには上述の問題点は一般的なものであ
る。
置を製造するためには上述の問題点は一般的なものであ
る。
本発明は上記従来技術の問題点を解決する新しい半導体
装置構造を提供するものである。
装置構造を提供するものである。
以下、実施例に即して説明する。
図2は本発明の実施例の一例を示すものである。
2■は半絶縁性GaAs 基板である。基板表面上の領
域22はFET、抵抗、コンデンサ等が所望の位置に配
置され相互接続された集積回路の領域である。この中に
は図3に示すようなエアブリッジ構造23が含まれてい
る。但し、下側の配線31と上側の配線32との間には
エアブリッジ形成前の絶縁膜33が挾まれている。ここ
ではプラズマCVD法で形成した厚さ1.5μmの窒化
シリコン膜を用いた。この状態ではエアブリッジの機械
的強度に対する配慮は不要である。
域22はFET、抵抗、コンデンサ等が所望の位置に配
置され相互接続された集積回路の領域である。この中に
は図3に示すようなエアブリッジ構造23が含まれてい
る。但し、下側の配線31と上側の配線32との間には
エアブリッジ形成前の絶縁膜33が挾まれている。ここ
ではプラズマCVD法で形成した厚さ1.5μmの窒化
シリコン膜を用いた。この状態ではエアブリッジの機械
的強度に対する配慮は不要である。
次いで基板全面にポリイミド樹脂を5μmの厚さに回転
塗布し、所定の熱焼成を行なう。この後通常のホトリソ
グラフィとエツチングにより22の領域以外にポリイミ
ド樹脂の突起24を形成する。続いてフレオンガスに上
る。プラズマエツチングによりエアブリッジ構造23の
窒化シリコン膜5− 33を除去し、図1に示すようなエアブリッジとする。
塗布し、所定の熱焼成を行なう。この後通常のホトリソ
グラフィとエツチングにより22の領域以外にポリイミ
ド樹脂の突起24を形成する。続いてフレオンガスに上
る。プラズマエツチングによりエアブリッジ構造23の
窒化シリコン膜5− 33を除去し、図1に示すようなエアブリッジとする。
以後、裏面研磨、スクライプ、七バレート、ボンディン
グ等の組立工程や保護膜形成工程を従来技術をそのまま
適用して半導体装置を実現することができる。ここでエ
アブリッジ構造の窒化シリコン膜33を除去する工程は
ガスプラズマによるエツチングであり、突起24.を形
成した後であれば本発明の目的を満たすものであり、必
ずしも実施例の時点で行なう必要はない。
グ等の組立工程や保護膜形成工程を従来技術をそのまま
適用して半導体装置を実現することができる。ここでエ
アブリッジ構造の窒化シリコン膜33を除去する工程は
ガスプラズマによるエツチングであり、突起24.を形
成した後であれば本発明の目的を満たすものであり、必
ずしも実施例の時点で行なう必要はない。
また突起24、絶縁膜33はそれぞれ形成または除去す
る工程において互いに独立して加工処理できれば本発明
の目的を満たすものであり、材料としてはポリイミド樹
脂、窒化シリコンに何ら限定されるものでなく、例えば
有機樹脂膜、酸化シリコン、酸化アルミナ等の無機化合
物膜s T t eMo eWe Au などの金属
膜を用いることも可能である。
る工程において互いに独立して加工処理できれば本発明
の目的を満たすものであり、材料としてはポリイミド樹
脂、窒化シリコンに何ら限定されるものでなく、例えば
有機樹脂膜、酸化シリコン、酸化アルミナ等の無機化合
物膜s T t eMo eWe Au などの金属
膜を用いることも可能である。
突起24については、領域22以外の場所にあって以後
の工程で表面を接触させなければ本発明の目的を満たす
ものであり、この条件を満たす限り場所、形状は任意の
ものが可能である。
の工程で表面を接触させなければ本発明の目的を満たす
ものであり、この条件を満たす限り場所、形状は任意の
ものが可能である。
−〇−
〔産業上の利用可能性〕
以上述べた如く、本発明により、半導体基板表面上に複
数の電子部品を形成した集積回路において、その集積回
路内に存在する高さ以上の厚みをもつ突起部を形成し、
特に多層配線が絶縁膜を介さず中空で交叉するいわゆる
エアブリッジを含み、該エアブリッジの高さ以上の厚み
をもつ突起部を形成すれば、従来の半導体装置作製の技
術的問題点・制約が解消出来ることになり、半導体装置
の生産性の歩留は著しく向上し、また集積回路の大規模
化に伴う微細化にも耐えるものとなる。
数の電子部品を形成した集積回路において、その集積回
路内に存在する高さ以上の厚みをもつ突起部を形成し、
特に多層配線が絶縁膜を介さず中空で交叉するいわゆる
エアブリッジを含み、該エアブリッジの高さ以上の厚み
をもつ突起部を形成すれば、従来の半導体装置作製の技
術的問題点・制約が解消出来ることになり、半導体装置
の生産性の歩留は著しく向上し、また集積回路の大規模
化に伴う微細化にも耐えるものとなる。
図1は、エアブリッジ構造の一例、図2は本発明の実施
例の一例である。図3はエアブリッジ構造の図である。 1131・・・下側の配線 12.32・・・上側の配線 21・・・基板 22・・・集積回路の領域 23・・・エアブリッジ構造 24・・・突起
例の一例である。図3はエアブリッジ構造の図である。 1131・・・下側の配線 12.32・・・上側の配線 21・・・基板 22・・・集積回路の領域 23・・・エアブリッジ構造 24・・・突起
Claims (2)
- (1)半導体基板表面」ユに複数の電子部品を形成した
集積回路において、該集積回路内に存在する高さ以上の
厚みをもつ突起部が形成されていることを特徴とする半
導体装置。 - (2)集積回路内に多層配線が絶縁膜を介さず、中空で
交叉するいわゆるエアブリッジを含み該エアブリッジの
高さ以上の厚みをもつ突起部が形成されていることを特
徴とする特許請求の範囲第1項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023574A JPS59149098A (ja) | 1983-02-15 | 1983-02-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023574A JPS59149098A (ja) | 1983-02-15 | 1983-02-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149098A true JPS59149098A (ja) | 1984-08-25 |
Family
ID=12114312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023574A Pending JPS59149098A (ja) | 1983-02-15 | 1983-02-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149098A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03241096A (ja) * | 1990-02-16 | 1991-10-28 | Tatsuku Syst Kk | スリットを有する積層紙の製造方法 |
-
1983
- 1983-02-15 JP JP58023574A patent/JPS59149098A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03241096A (ja) * | 1990-02-16 | 1991-10-28 | Tatsuku Syst Kk | スリットを有する積層紙の製造方法 |
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