JPS615551A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS615551A JPS615551A JP59126108A JP12610884A JPS615551A JP S615551 A JPS615551 A JP S615551A JP 59126108 A JP59126108 A JP 59126108A JP 12610884 A JP12610884 A JP 12610884A JP S615551 A JPS615551 A JP S615551A
- Authority
- JP
- Japan
- Prior art keywords
- metal wiring
- wiring
- semiconductor
- insulator
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
- H10W20/432—Layouts of interconnections comprising crossing interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/482—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes for individual devices provided for in groups H10D8/00 - H10D48/00, e.g. for power transistors
- H10W20/483—Interconnections over air gaps, e.g. air bridges
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、くわしくは半導体集積回路の構造
に関する。
に関する。
（従来技術）
現在、半導体集積回路は、その高集積化、高速化を目ざ
して開発・改良が行なわれ、その−環として化合物半導
体、特に砒化ガリウム（以Ｔ、 ＧａＡｓと記す）を用
いた集積回路（以下、ＩＣと記す）、いわゆるＧａＡＳ
工Ｃの研究開発が活発に行な′われている。ＩＣの高
速化にはＩＣの構成素子であるトランジスタ、電界効果
トランジスタの高速化、電子回路の高速化、配線の微細
化による配線容量の低減が主要な対策となる。しかしな
がら、大規模ＩＣでは、配線の長さの増大による配線容
量の増大および配線の微細化に伴す、配線の容量が主に
配線の端における電界集中に伴う容量、いわゆるフリン
ジング容量に支配されるため、配線の容量の低減が十分
に実現できな゛い等の問題があった。
して開発・改良が行なわれ、その−環として化合物半導
体、特に砒化ガリウム（以Ｔ、 ＧａＡｓと記す）を用
いた集積回路（以下、ＩＣと記す）、いわゆるＧａＡＳ
工Ｃの研究開発が活発に行な′われている。ＩＣの高
速化にはＩＣの構成素子であるトランジスタ、電界効果
トランジスタの高速化、電子回路の高速化、配線の微細
化による配線容量の低減が主要な対策となる。しかしな
がら、大規模ＩＣでは、配線の長さの増大による配線容
量の増大および配線の微細化に伴す、配線の容量が主に
配線の端における電界集中に伴う容量、いわゆるフリン
ジング容量に支配されるため、配線の容量の低減が十分
に実現できな゛い等の問題があった。
（発明が解決しようとする問題点）
本発明はＩＣの高速化を目的として配線容量を低減しう
る、くわしくはフリンジング容量を最小にしうる配線の
構造を提供しようとするものである。
る、くわしくはフリンジング容量を最小にしうる配線の
構造を提供しようとするものである。
（問題点を解決するための手段）
本発明の特徴は、半導体上もしくは半導体に被着された
絶縁体上に形成された金属配線において、該金属配線下
の半導体もしくは絶縁体を金属配線に接した状態で残し
て金属配線の下および近傍の半導体もしくは絶縁体が除
去され、金属配線が半導体もしくは絶縁体から浮いた構
造を有する半導体装置にある。
絶縁体上に形成された金属配線において、該金属配線下
の半導体もしくは絶縁体を金属配線に接した状態で残し
て金属配線の下および近傍の半導体もしくは絶縁体が除
去され、金属配線が半導体もしくは絶縁体から浮いた構
造を有する半導体装置にある。
（実施例）
本発明を、以下の実施例を用いて説明する。第１〜４図
はＧａＡｓ Ｉ Ｃに本発明を適用する場合、その実現
方法を示したものであり、１は半絶縁性ＧａＡｓ、２は
二酸化シリコン（以下、８ｉ０！と記せ）、３は金属配
線、４はホトレジストである。
はＧａＡｓ Ｉ Ｃに本発明を適用する場合、その実現
方法を示したものであり、１は半絶縁性ＧａＡｓ、２は
二酸化シリコン（以下、８ｉ０！と記せ）、３は金属配
線、４はホトレジストである。
第１〜４図の各図において、（ａ）図は平面図を、申）
図はそれらのｘ−ｘ’における断面図を示す。
図はそれらのｘ−ｘ’における断面図を示す。
第１図（ａ）および伽）において半絶縁性ＧａＡｓ１上
に、化学気相成長法（以下、ＣＶＤと記す）により、８
ｉ０ｚ２ｔ−約１μ惰被着し、このＣＶＤ８ｉ０ｚ２上
に電界効果トランジスタ、ダイオード、もしくは電子回
路を結ぶ金属配線３を厚さ１μ溝線幅Ｌ５μ惰の形状に
て、例えば金で形成する。次に、第２図（ａ）および（
ｂ）に示すように、８ｉ０２２を残すべき部分をホトレ
ジスト４で覆う。次に第３図（ａ）および（ｂ）に示す
ように、ホトレジスト４で覆われていな一領域の８ｉ０
１２およびホトレジスト４で覆われていない金属配＃！
３下の８ｉ０２２を、例えば弗化水素酸溶液でエツチン
グして除去する。次に第４図（１１）および（ｂ）に示
すように、ホトレジスト４を、例えば有機溶剤で除去す
ると、領域５０と６０のＳｉｎ、に支見られた金属配線
３が形成される。ここでは、領域５０と６０を支持領域
、このような金属配線全空間金属配線と呼ぶ。支持領域
間の距離は金属配線の幅、金属の厚さに依存し、幅が広
く、金属の厚さが厚ければ支持領域間の距離を長くする
ことができる。かかる空間金属配線では接地面もしくは
金属配線間に空気の層が挿入されるため、フリンジング
容量を含む配線容量は最小なまでに低減される。第１〜
４図においては８ｉ０ｚ２の代わりにシリコン窒化膜、
ポリイミド等の他の絶縁体、金属配線３の金の代わりに
タングステン、モリブデン等の他の金属を用いてもよい
Ｏ 第５図は半導体上に、第６図は多種類もしくは性質のち
がう多くの同一種類と見なせる絶縁体層、、、つゆ、工
、□ワ、え□８オ。１５．１おいて、１１は半絶縁性Ｇ
ａ Ａ ｓ等の半導体、１３は金属配線である。第６
図において、２１は半導体、３２は第１の絶縁体、３３
は第２の絶縁体、３４は第３の絶縁体、３５は金属配線
である。第６図は特に、多層配線の時に用いられる本発
明の実施例である。
に、化学気相成長法（以下、ＣＶＤと記す）により、８
ｉ０ｚ２ｔ−約１μ惰被着し、このＣＶＤ８ｉ０ｚ２上
に電界効果トランジスタ、ダイオード、もしくは電子回
路を結ぶ金属配線３を厚さ１μ溝線幅Ｌ５μ惰の形状に
て、例えば金で形成する。次に、第２図（ａ）および（
ｂ）に示すように、８ｉ０２２を残すべき部分をホトレ
ジスト４で覆う。次に第３図（ａ）および（ｂ）に示す
ように、ホトレジスト４で覆われていな一領域の８ｉ０
１２およびホトレジスト４で覆われていない金属配＃！
３下の８ｉ０２２を、例えば弗化水素酸溶液でエツチン
グして除去する。次に第４図（１１）および（ｂ）に示
すように、ホトレジスト４を、例えば有機溶剤で除去す
ると、領域５０と６０のＳｉｎ、に支見られた金属配線
３が形成される。ここでは、領域５０と６０を支持領域
、このような金属配線全空間金属配線と呼ぶ。支持領域
間の距離は金属配線の幅、金属の厚さに依存し、幅が広
く、金属の厚さが厚ければ支持領域間の距離を長くする
ことができる。かかる空間金属配線では接地面もしくは
金属配線間に空気の層が挿入されるため、フリンジング
容量を含む配線容量は最小なまでに低減される。第１〜
４図においては８ｉ０ｚ２の代わりにシリコン窒化膜、
ポリイミド等の他の絶縁体、金属配線３の金の代わりに
タングステン、モリブデン等の他の金属を用いてもよい
Ｏ 第５図は半導体上に、第６図は多種類もしくは性質のち
がう多くの同一種類と見なせる絶縁体層、、、つゆ、工
、□ワ、え□８オ。１５．１おいて、１１は半絶縁性Ｇ
ａ Ａ ｓ等の半導体、１３は金属配線である。第６
図において、２１は半導体、３２は第１の絶縁体、３３
は第２の絶縁体、３４は第３の絶縁体、３５は金属配線
である。第６図は特に、多層配線の時に用いられる本発
明の実施例である。
以上の実施例では半導体としてＧ ａ Ａ ｓを用いた
が、他の半導体の場合にも適用しうるものであることは
明らかである。
が、他の半導体の場合にも適用しうるものであることは
明らかである。
本発明は、単に配線一ついてのみ用いられるだけでなく
、高周波領域において用いるインダクターにも適用でき
、その浮遊容量を低減し、Ｑ値を高め、設計性のよいイ
ンダクターの形成にも適する。
、高周波領域において用いるインダクターにも適用でき
、その浮遊容量を低減し、Ｑ値を高め、設計性のよいイ
ンダクターの形成にも適する。
第１〜４図は本発明の一実施例による構造を実現する工
程を示す図で、各々（ａ）図は平面図、（ロ）図は（ａ
）図のｘ−ｘ’断面での断面図である。第５図（ａ）お
よび（ｂ）は本発明の他の実施例による平面図及びＹ−
Ｙ’での断面図である。８６図（ａ）および（ロ）は本
発明の他の実施例を示す平面図および２−２１ での断
面図である。 ｉ ・−・−半絶縁性ＧａＡｓ、２−・−８ＬＯ２，３
・−・−金属配線、４・・・・・・ホトレジスト、ｉ
１−−−−−−半導体、１３・・・−金属配線、２１・
・・・・・半導体、３２・・・・・・第１の絶縁体、３
３・・・・・・第２の絶縁体、３４・・・−第３の絶縁
体、３５・・・・・・金属配線。 事を面 を６剖
程を示す図で、各々（ａ）図は平面図、（ロ）図は（ａ
）図のｘ−ｘ’断面での断面図である。第５図（ａ）お
よび（ｂ）は本発明の他の実施例による平面図及びＹ−
Ｙ’での断面図である。８６図（ａ）および（ロ）は本
発明の他の実施例を示す平面図および２−２１ での断
面図である。 ｉ ・−・−半絶縁性ＧａＡｓ、２−・−８ＬＯ２，３
・−・−金属配線、４・・・・・・ホトレジスト、ｉ
１−−−−−−半導体、１３・・・−金属配線、２１・
・・・・・半導体、３２・・・・・・第１の絶縁体、３
３・・・・・・第２の絶縁体、３４・・・−第３の絶縁
体、３５・・・・・・金属配線。 事を面 を６剖
Claims (1)
- 半導体基板上に金属配線が浮いた構造で形成されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126108A JPS615551A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126108A JPS615551A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615551A true JPS615551A (ja) | 1986-01-11 |
Family
ID=14926816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126108A Pending JPS615551A (ja) | 1984-06-19 | 1984-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615551A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH048326U (ja) * | 1990-05-11 | 1992-01-24 | ||
| US5644951A (en) * | 1991-11-15 | 1997-07-08 | Hatamura; Yotaro | Feed screw apparatus and precise positioning and fine feed system |
-
1984
- 1984-06-19 JP JP59126108A patent/JPS615551A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH048326U (ja) * | 1990-05-11 | 1992-01-24 | ||
| US5644951A (en) * | 1991-11-15 | 1997-07-08 | Hatamura; Yotaro | Feed screw apparatus and precise positioning and fine feed system |
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