JPS5914940B2

JPS5914940B2 - プログラム可能なデジタルト−ン検出装置

Info

Publication number: JPS5914940B2
Application number: JP51121968A
Authority: JP
Inventors: デイビツド・フランク・ウイラード; ロナルド・エドワード・シヤープ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1975-10-14
Filing date: 1976-10-13
Publication date: 1984-04-06
Also published as: JPS5248418A; US4021653A

Description

【発明の詳細な説明】 ■５本発明はトーン検出装置に関するもので、特にプ
ログラム可能な改良形トーン検出器に関するものである
。

本発明においていうプログラム可能とは、あらかじめプ
ログラムしうる集積回路による分周器を用い、任意の周
波数を検出しうるようにすることを意味する。

この種トーン検出装置についてはそのあるものが既知で
あり、特に無線通信系用として種々利用されている。

この場合には、例えば、複数個の送受信機の各々に対し
て個別のトーンまたはトーンシーケンスコードを割当て
、個々の送受信機に対して通信を行うに当つては、最初
に該当する送受信機コードを放送して所望の送受信機に
その旨を報知し、当該送受信機内のトーン検出回路をし
てこれに応答せしめるようにしている。前記トーン検出
器には帯域フイルタを必要とし、所定周波数スペクトラ
ム内に複数個のコードトーンを設定する場合には、各フ
イルタの通過帯域幅は選定されたトーンを通過させるに
充分なだけ狭いものでなければならず、さらに、通信系
の適正な作動を確保するため、帯域フイルタの特性は温
度および時間の双方に対して安定なものでなければなら
ない。

従来使用されている既知の帯域フイルタとしては、機械
的リードフイルタ、プログラム可能能動フイルタ等があ
り、さらに最近では位相ロツクループ（ＰＬＬ）検出器
が使用されるようになつている。しかしな／）ζら、こ
の種公知のトーン検出装置の場合は、それぞれ個別の抵
抗、コンデンサおよび誘導線輪を必要とするという大き
な欠点がある。

すなわち、これら個別の構成素子は相当なスペースを必
要とするほか、温度の影響および経年変化を受け易く、
さらに多数の個別構成素子を取扱うため、製造コストが
高くなり信頼性についても問題が多くなる。大規模集積
技術（ＬＳＩ技術）の発展、特にテジタル信号処理への
利用の進歩は、回路設計者に対して付加的選択権を提供
することになり、肉眼視できるモノリシツクチツプ上に
文字どおり何百という多数の能動素子を製造し、相互接
続することを可能にしている。

また、以前はアナログ回路のデジタル等価回路を作製す
るには多数の個別能動装置を必要としたが、上述の集積
技術の進歩は多数のデジタル対応回路を次第に容易に製
作可能とした。さらに、時分割多重技術を使用すること
により、単一のデジタル回路で複数個の信号線を処理す
ることができるため回路の簡易化をはかることが可能と
なつた。また、デジタル設計によるときは、さらに高度
の正確さが得られるほか、アナログ回路より広い温度範
囲と時間間隔にわたつて正確度を維持することができる
。さらに、デジタル信号処理技術を用いることにより、
設計者は外部の個別構成素子の使用を思い切つて削減ま
たは省略することができ、コストおよび使用スペースの
節約をはかることが可能となつた。本発明の目的は従米
形式のものに比しその作動が正確で、温度変化および経
年に対する特性が安定な改良形デジタルトーン検出装置
を提供しようとするものである。

本発明に係る改良形トーン検出装置は、入力信号中の任
意の所定周波数トーンの存在を検出するものである。

これがため、本発明検出装置は基準周波数を有する第１
信号ならびに前記第１信号と同一周波数で所定量だけ異
なる位相を有する第２信号を導出する第１および第２出
力を具えた基準信号発生器を含む。この場合、前記第２
出力と第１出力の位相差は９０のとするを可とし、これ
らの各基準信号を入力信号とともに混合器に供給するよ
うにしている。時分割多重デジタル低域フイルタは前記
混合器出力を受信してその高次周波数成分のすべてを除
去し、前記フイルタより入力トーン信号の振幅のベクト
ル量を表わす２進信号出力を導出するよう形成する。

次いで、プログラミングされた処理回路でこの２進信号
を処理し、最小スレシホールドレベル以上の合成トーン
振幅ベクトルを表わす２進信号の組合せに応じて第１論
理出力を発生させる。さらに、第１検出器の出力をサン
プリングして所定時間内のスレシホールド値（閾値）を
こえるサンプル数を記録し、選定した最小スレシホール
ド値をこえる時間カウントに応じて作動出力（活件出力
）を導出させる手段を含む第２検出器を設けるようにし
ている。

添付図面中、第１図において、周波数ｆなるトーンの存
在を検出すべき入力信号波を線１１を介して第１および
第２混合器１２，１４に供給する。

前記各混合器はそれぞれ第１入力１２ａ，１４ａ、第２
入力１２ｂ，１４ｂおよび出力１２ｃ，１４ｃを有する
排他的論理和ゲートにより形成し、各混合器の第２入力
を安定クロツク発振器１８および第２図により以下に詳
述するようなプログラム可能分周器２０により形成した
基準信号線１６の出力に接続する。プログラム可能分周
器２０はその入力２０ａに供給される信号を分周して、
第１出力２０ｂおよび第２出力２０ｃにそれぞれ９０出
位相の異なる信号を導出する。すなわち、クロツク発振
器１８の出力を分周器２０により分周し、分周器の第１
出力２０ｂに入力波形に対し任意の位相角θを有する周
波数ｆなる信号を導出し、第２出力２０ｃに基準（参照
）周波数ｆ、位相角θ±９０２の信号を導出する。前記
第１出力２０ｂの信号はこれをゲート１２の第２入力１
２ｂに供給し、第２出力２０ｃの信号はこれを混合器１
４の第２入力１４ｂに供給する。かくすれば、混合器１
２より導出される出力は、Ａ（ｔ）Ｓｉｎθ十高次周波
数の項で表わされるような波形を有する。

ここで、Ａ（ｔ）は入力波形の周波数ｆなるトーンの振
幅（絶対値）を表わす。同様に、第２混合器１４よりの
出力は、Ａ（ｔ）ＣＯｓθ十高次周波数の項で表わされ
る。上述の高次周波数の項は低域デジタルフィルタ２４
によりこれを▲波する。前記フイルタ２４においては、
スイツチ２６を介して２つの混合器出力を多重化し、フ
ィルタ２４が各混合器出力に対して低域フイルタとして
作動するようにする。すなわち、フイルタ２４への入力
はまず乗算器２７で常数Ｋ１によりＫ１倍した後、アナ
ログ加算器２９に供給する。前記加算器２９の出力はこ
れをフイルタ出力３０に接続するとともに、遅延回路３
１の入力にも接続する。遅延回路３１の出力はこれを第
２遅延回路３５の入力に結合し、前記遅延回路３５の出
力を第２乗算器３７に結合する。サンプリングクロツク
発生器２４４はスィツチ２６を作動させ遅延回路３１，
３５を介して信号を進める機能を有する。乗算器３７は
第２の常数Ｋ２により信号をＫ２倍し、その出力を加算
器２９に供給する。デジタル低域フイルタ２４について
は第３図により後述することにする。以上のようにして
、フイルタ２４により高次周波数成分を除去した場合、
フィルタ出力３０からはＡ（ｔ）Ｓｉｎθ函数を表わす
２進信号が導出され、次のクロツクパルスがきたときＡ
（ｔ）ＣＯｓθ函数を表わす２進信号が導出される。

これらの各２進符号化信号は基準周波数ｆの入力トーン
振幅の絶対値のベクトル成分を表わす。従来公知の回路
の場合は、信号を２乗して加算し、その平方根をとるこ
とにより入力トーンの合成振幅ベクトルを導出させるよ
うにしているが、本発明においては、デジタル低域フイ
ルタ２４よりの２進信号出力を所定限界値（スレシホー
ルド）以上の合成トーン振幅を表わす入力信号の組合せ
に対して活性出力５１を生ずるよう設計した論理回路（
第１スレシホールド論理回路）５０ａに逐次的に供給す
るようにしている。第２スレシホールド回路５０ｂに関
しては、本発明の機能上重要なものではないので、図に
は点線で表示してある。本発明の特徴とするところは、
適当なスレシホールド検出器をスイツチングするだけで
複数個のスレシホールドレベルのうち任意のレベルを選
択できる点にある。したがつて、本発明装置によるとき
は、１またはそれ以上のスレシホールド検出器を使用す
ることができる。入力トーンの正確な検出をより確実に
するため、スレシホールド論理回路出力５１を第２検出
器５６の入力に供給する。

第２検出器５６はカウンタ回路６０の一方の入力に結合
したサンプリングクロック発生器５８を含み、前記カウ
ンタ回路６０の第２入力を第２検出器の入力に結合する
。カウンタ回路は、新しいサンプルの前の所定時間周期
内に生じるスレシホールド以上のサンプル数に対応する
ようそのカウントを更新する。かくして、カウンタ回路
が所定値までカウントアツプした場合、内部回路はカウ
ンタ出力６３を活性化し、トーンが存在することを表示
する。このように、第２検出器５６を使用するときは、
入力信号波内に正しいトーン信号が確実に存在すること
を検出でき、短かいバースト妨害信号を所望トーンと見
誤まる可能性を減少させることができる。第２図は第１
図示基準発振源１６に関連するフログラム可能分周器の
詳細を示す。

図示回路において、クロツクパルスは線２０ａを介して
、例えばＭＣｌ４５２６（商品名）あるいはこの目的の
ため設計された任意のオフザセルフ形集積回路のよ
うなプログラム可能分周器７０の入力に供給する。プロ
グラム入力は、基準クロツク周波数を分周器７０で分周
して被検出所望周波数の４倍の周波数（４ｆ０）を得る
ような分周率Ｎを与えるようこれを選定する。前記４ｆ
０出力はＦＦ（フリツプフロツプ）９１のクロツク入力
にこれを接続する。ＦＦ９ｌのＱ出力はこれをＦＦ９ｌ
のＤ入力に帰還させ、２分周器を形成せしめる。かくす
れば、ＦＦ９ｌのＱおよび形出力は周波数２ｆ０）衝撃
係数５０％の方形波となる。ＦＦ９２およびＦＦ９３は
それぞれ関連のＤ入力に接続したＱ出力を有し、それぞ
れ２分周器を形成する。ＦＦ９ｌのＱ出力はこれをＦＦ
９２のクロツク入力に供給し、周波数ＦＯのＱ出力を導
出せしめる。同様に、ＦＦ９ｌの。出力をＦＦ９３のク
ロツク入力に供給し、ＦＦ９３からＦＦ９２のＱ出力に
対して±９０゜位相差をもつた周波数ＦＯ（７）Ｑ出力
を導出させるようにする。かくして得た基準信号を入力
波信号とともに第１図示排他的論理和ゲート１２，１４
に供給し、前記ゲート１２，１４から入力信号と基準信
号の周期に応答する２進’’ｏ’’出力ならびに入力信
号と基準信号の非同期に応答する２進““１’’信号を
発生させる。

多重スイツチ２６は所定のサンプリングレートで作動し
、排他的論理和ゲート出力１２ｃ，１４ｃを選択的にデ
ジタルフイルタ２４述に供給する。フィルタ２４の機能
は、乗算器の検出出力から不所望の高次周波数信号を取
除き、２進形式の出力信号を発生させることにある。

本実施例の場合における所要のフィルタ特性は、約７．
５Ｈｚにおいて３ｄＢポイントを有する１次の上向き転
移周波数（ロールオフ）特性である。以下、単一フイル
タを２つの混合器出力の双方に対して使用可能にするた
めの時分割多重手段を含む上記フイルタの実現につき論
述することにする。時間的に変化する入力信号により駆
動されるＲＣ低域フイルタの出力を表わす微分方程式は
次のようになる。

ここで、Ｖｉ（ｔ）は入力駆動信号、Ｖｃ（ｔ）は合成
フイルタ信号、またＲおよびＣはフイルタの抵抗および
容量である。

この回路の強制応答（フォーストレスポンス）は、こ
こで、τは積分変数である。

（２）式の連続応答（コンテイニユアスレスポンス）
は近似的に次ご式で表わされる。上式においては、連続
変数ｔを個別の時間変域ＫＴで置換してある。

ここで、Ｔは（２）式の連続函１（数のサンプリング間
周期を表わす。（３）式のＺ変換をとると、ここで、ｚ
はＥＳｔに等しい。

次に、（４）式を整頓すると、（５）式を時間範囲（タイムドメイン）に戻すと、Ｋ
１＝ − Ｔ（６）式に対する循環形のデジタル回路
Ｎ，ｒｌ手段は第１図のプロック２４内に示すとおりで
ある。

すなわち、フィルタの時分割多重を可能にするため、フ
イルタに第２遅延回路３１を付加している。フイルタ入
力は２つの状態、すなわち’“１’’または’’ｏ’’
のみであるので、乗算器２Ｔをアナログ加算器２９の入
力に対してｏまたはフイルタ常数Ｋ１のいずれかを表わ
すような簡単な論理判断とすることができ、第２乗算器
３Ｔの効果的な実現がより大きな問題となる。定数Ｋ２
は１にほぼ等しく、１より微少量小さい値とすることが
望ましい。したがつて、ここで、Ａは微少数とする。

また、便宜上サンプリング時間ＴをＡの２進表示が次式
で表わされるよう選定する。上式において、Ａ２はＡの
２進表示である。

一方、第２乗算器３Ｔの出力Ｍ（ＫＴ）は次式で表わさ
れる。上式のＫ２に（７）式を代入し、整頓すると、Ａ
の値を選定すると、Ａ逓倍することは、Ｖｃ〔（ｋ−１
）Ｔコの２進ポイントをｎ位置だけ左に’“シフト’’
させることと等価となる（１０進演算で１０のｎ乗倍す
るのに等しい）。

したがつて、すなわち、Ｖｃ［（ｋ−１）Ｔ〕のシフ
ト変換に等しいものと置くことができる。

したがつて、上記ＣＬの式を直接実現することは可能で
あるが、減算器を必要とし、かつそれに必要なハードウ
エアを付加しなければならない。フィルタの利得は１で
あるため、Ｖｃ（ＫＴ）は時間間隔またはインターバル
（０、１、０）に制限される。このことを考慮して、Ｖ
ｃを補数項で表示すると次式を得る。ここで、ＶｃはＶ
ｃの補数である。

Ｑ』式を因数分解し、補数をとると、これから分るように、圓式を実現するには減算器を必要
とせず、さらに、第２乗算器３Ｔの機能を簡単な“シフ
ト機能ど゜加算゛機能に縮少すすることができる。

Ｆ８（すなわち一）のサンプリ０ＳＴングプレートを１
２０２８サンプル／秒に選定することにより、７．５Ｈ
ｚフイルタの設計に対するＡ２の値は２−８となる。

コンピユータシミユレーシヨンの結果によれば、このサ
ンプリングプレートの場合、１５ビツト表示は左程のエ
ラーなしにアナログレスポンスに近似であることを示し
ている。また、実験によれば、１２ビツト表示が受容可
能であることが判明した。上述の結果によるデジタルフ
イルタ設計の全貌は第３図に示すとおりである。

図において、排他的論理和混合器１２および１４よりの
９００位相差出力はそれぞれＦＦ２９ＯのＱ出力および
Ｑ出力とともにＮＡＮＤゲート２９２および２９３に供
給する。ＦＦ２９ＯはそのＱ出力に接続したＤ入力を有
し、クロツク入力にあられれるサンプリングクロツク信
号がサンプリングクロツク周波数の１／２でＱおよびσ
出力に導出されるよう形成する。ＮＡＮＤゲート２９２
および２９３よりの出力はこれをＮＡＮＤゲート２９４
の入力として供給し、前記ＮＡＮＤゲート２９４の出力
をＦＦ２９ｌのＤ入力に供給する。ＮＡＮＤゲート２９
２の出力はＦＦ２９ＯのＱ出力が“１”状態のとき入力
１２ｃに等しく、ＦＦ２９ＯのＱ出力が゜“１”状態の
とき入力１４ｃに等しい。このように、ＮＡＮＤゲート
２９２の出力は２つの信号入力線の交番サンプルを示す
。ＦＦ２９ｌのクロツク入力には、サンプリングクロツ
クを接続する。ＦＦ２９ｌのｏ出力はフイルタリセツト
線とともにＮＯＲゲート２９５に供給し、ＮＯＲゲート
２９５の出力を８組の半加算器２００−２０７の最初の
半加算器２００の入力に供給するとともに、前記各半加
算器の桁上げ出力をそれぞれ後段の半加算器の入力に供
給する。また、各半加算器の出力はこれらを８アウトオ
ブ１２゜“Ｄ゛形フリツプフロツプ２１０−２２１のＤ
入力に供給する。第１配列フリツプフロツプ群２１０−
２２１のＱ出力はそれぞれ関連の第２フリツブフロツプ
群２３０−２４１のＤ入力に結合する。また、フリツプ
フロツプ群２１０−２２１および２３０一２４１の各ク
ロツク入力にはサンプリングクロツク発生器２４４から
入力を供給する。前記クロツク発生器２４４はデータサ
ンプリング回路の制御を行う。第２配列フリツプフロツ
プの最初の４個２３０一２３３のＱ出力を関連の全加算
器２５０一２５３の一方の入力に供給し、第２配列フリ
ップフロップの残りの８個２３４−２４１のＱ出力を対
応する半加算器２５４−２６１の入力に供給する。

また、フリツプフロツプ２３７−２４１の各Ｑ出力を全
加算器２５０−２５３の対応する第２入力に供給し、さ
らに、全加算器２５０−２５３および半加算器２５４−
２６１の各桁上げ出力を次段加算器の桁上げ入力に供給
する。各加算器の出力はそれぞれ関連のＮＯＲゲート２
７０−２８０およびＮＡＮＤゲート２８１に接続し、Ｎ
ＯＲゲート２７０−２７３の出力を第１配列フリツプフ
ロツプ２１０−２１３のＤ入力に帰還させる。同様に、
ＮＯＲゲート２７４−２８０およびＮＡＮＤゲート２８
１の出力を関連の半加算器２００−２０７の入力に帰還
させる。このようにして、各出力Ａ−Ｌをそれぞれ図示
のように関連する入力Ａ−Ｌに接続する。ＮＯＲゲート
２７０−２８０の他の入力ならびにインバータ２８２の
入力にはりセツト線を接続し、前記インバータ２８２を
ＮＡＮＤゲート２８１に接続する。りセツト状態におい
ては、出力Ａが“゜１゛状態に等しく、出力Ｂ−Ｌが“
０”状態に等しくなる。第３図を第１図と比較してみる
と、半加算器２００−２０７は加算器２９を表わし、第
１配列フリツプフロツプ２１０−２２１は第１遅延回路
３１を表わし、第２配列フリツプフロツプ２３０一２４
１は第２遅延回路３５に相当する。前記第２配列フリツ
プフロツプ２３０−２４１よりの選択出力は全加算器２
５０−２５３および半加算器２５４−２６１を介して第
２乗算器３７に対応するＮＯＲゲート２７０−２８０お
よびＮＡＮＤゲート２８１に結合する。また、ＦＦ２９
Ｏ一２９１およびＮＡＮＤゲート２９２−２９４は多重
スイツチ２６に相当する。第１図における多重スィッチ
２６と加算器２９との間の乗算器２７は、第３図のＮＯ
Ｒゲート２９５に対応する。この場合、適当なフィルタ
処理に必要な出力は１２ビツトのうち６ビツトのみでよ
いことが判明している。第３図に１−６で示したこれら
の出力は第１配列フリツプフロツブ２１６−２２１のＱ
出力から導出し、これらを第５図により後述するスレシ
ホールド検出器に供給する。要約すると、第１乗算器よ
りのデジタル出力をフリツプフロツプ２１０−２２１に
対応する第１遅延回路３１内で処理し蓄積する。

次のサンプリング時間には、遅延回路３１内に記憶され
た情報が第２配列フリツプフロツプ２３０−２４１に対
応する遅延回路３５に供給されるようにし、次の第３サ
ンプリング時間には、遅延回路３５に記憶された情報が
第２乗算器３７（この場合は、前述〉１くのように“シ
フトおよび“加算゛ルーチンのみにより実現している。
）で処理され、その出力が加算器２９内で第１乗算器よ
りの刻時サンプルと加算されるようにしている。このよ
うに、２個の遅延回路３１，３５を使用することにより
、２つの乗算器出力の低域時分割多重を可能にしている
。かくして得られるフイルタ出力は、周波数ｆの入力ト
ーンの絶対値のベクトル成分を表わす６ビット２進出力
となる。デジタルフイルタよりの可能な出力は表Ａに示
すとおりである。フィルタ出力をその初期値、すなわち
セツト値が１／２すなわち、０．１０００００となるよ
う設定した場合は、正方向出力に対する所望のスレシホ
ールド値は１／２以上の所定増分となり、負方向出力に
対する所望スレシホールド値は１／２以下の同一増分と
なる。

種々の信号利用分野において、最大出力に対するこの増
分の無信号出力に対する比は１／４の領域（２０１０ｇ
１／４＝１２ｄｂうで定義されるオーバードライブ
）内にある。したがつて、よつて、この式から、フイルタ出力の６つの上位桁ビツトのみを
調べれば、１ｄｂ以内でオーバードライブを規定するこ
とができる。

したがつて、いずれかの乗算器出力が０．１０１０００
に等しいか、それより大きい場合、あるいは０．０１０
１１１に等しいかそれより小さい場合は、他の乗算器の
Ｐ波出力に関係なく、システムはスレシホールド値以上
となる。また、０．０１１０００と０．１００１１１と
の間の２進信号の場合、システムはスレシホールド以下
となり、この場合はＦ波された乗算器出力を組合せ、概
ね次式にもとづき比較する必要がある。ここで、ΔＶＯ
，は第１乗算器のｒ波出力を表わし、ΔＶＯ２は第２乗
算器のＰ波出力を表わす。

第４図はＶＯ，とＶ。２のすべての組合せを図形化した
もので、一定のオーバードライブの円を重ね合せること
により、所定のオーバードライブ状態をもつた入力Ｖ。

ｌ，ＶＯ２の組合せを区別することができる。このよう
に、図は１２ｄｂより小さいオーバードライブを示す上
記組合せを横座標（Ｘｓ’）で示したもやである。ここ
で、これより多いビツト数のシステムを使用する場合は
、内部領域がさらに円に近似すること当然である。図に
おいては、１１．５ｄｂの最小オーバードライブを示す
ベクトルと１３ｄｂの最大オーバードライブを示すベク
トルをこの段階的近似により示している。概念的には、
マツプの中心のりセツト位置から発出する合成ベクトル
は被検出入力トーンの絶対値に等しい大きさを有し、入
力トーンと基準発生器間の位相角を表わす角度で伸長す
ることになる。第５図は第４図示マップを実現する回路
を示す。

図において、フイルタよりの３つの上位桁ビツト１，２
，３は３個の相互接続ＮＡＮＤゲート３００−３０２に
供給し、前記ＮＡＮＤゲートから論理出力Ｇ，を導出さ
せるようにする。また、最初の上位桁２進入力１は３組
の排他的ＮＯＲゲート３０Ｔ−３０９の一方の入力にも
結合し、前記ゲート３０Ｔ−３０９の他の入力にはそれ
ぞれ対応する残りのフイルタ上位桁ビツト入力４，５，
６を供給する。排他的ＮＯＲゲート３０？一３０９の各
出力はこれを記憶回路４８の入力の１つに結合する。前
記記憶回路４８は対のＤ形フリッ，・７ョップ３２０，
３２１を含み、前記フリツプフロツプ３２０，３２１を
対のＮＡＮＤゲート３３０，３３１と相互に接続し、Ｎ
ＡＮＤゲート３３０，３３１を介してＧ２およびＧ３で
表示した記憶出力を導出させるようにする。出力Ｇｌ，
Ｇ２およびＧ３はこれらを終段ＮＡＮＤゲート３４０の
入力に供給して、Ｇ４で表示する論理出力を得るように
し、この出力をＤ形フリツプフロツプ３４４のＤ入力に
供給するとともに、出力ＮＯＲゲート３５０の一方の入
力にも供給する。フリツプフロツプＴ４４のＱ出力はこ
れを第２Ｎ０Ｒゲート３５０の入力に接続し、前記ゲー
ト３５０からＧ５で表示するような論理出力を導出せし
める。３つのフリツプフロツプ３２０，３２１および３
４４のクロツク入力には、多重化サンプリングスイツチ
２６（第１図参照）と同期して作動するるサンプリング
クロック発生器２４４よりのクロック信号を供給する。

前述の真理値表Ａにおいて、Ｆ波出力の最初の３つの上
位桁数字が１００または０１１以外のものである場合は
、スレシホールド以上の状態が存在する。

この場合、３組のＮＡＮＤゲート３００−３０２はこの
状態を実現し、Ｇ１は入力１，２，３の１００および
０１１以外のすべての値に対して０となり、Ｇ１がｏに
等しいため、Ｇ４は入力Ｇ２およびＧ３の値に関係なく
１となる。フリツプフロツプ３４４はＧ４，Ｇ４’の前
の値とＧ４の現在の値をゲートさせ、そのいずれかがス
レシホールド以上のとき出力Ｇ５をｏ状態にしてスレシ
ホールド以上の状態を表示させることを可能にする。入
力１，２，３ｂ″−１００または０１１に等しい場合は
、スレシホールド値の存在を決定するため、さらに処理
を行う必要がある。この作動を簡単にするため表Ａに示
す２進出力は１／２の位置に対し対称、すなわち、ビツ
ト表示が逆になるようになつている。したがつて、最上
位桁数字入力、すなわち、１入力がｏに等しい場合は、
３組の排他的ＮＯＲゲート３？Ｔ−３０９を介してすべ
てのビツトが反転されることになる。以下その作動につ
いて説明すると、最初のサンプリング周期の間、入力２
進信号は処理されて記憶回路４８内に記憶される。

この記憶された信号値は、次のサンプリング周期の間に
フイルタよりの２進信号と比較され、入力がスレシホー
ルド以上の状態を満足している場合、Ｇ２またはＧ３出
力のいずれかが論理““０”状態となる。また、入力が
スレシホールド以下の状態を満足している場合ιＬＧ２
およびＧ３出力の双方が論理゛“１’’状態となる。こ
れから分るように、それぞれ３組のＮＡＮＤゲート３０
０−３０２、排他的ＮＯＲゲート３０７−３０９および
ＮＡＮＤゲート３３０，３３１，３４０はすべて与えら
れた入力状態のシーケンスに応じて所定の論理出力状態
を生ずるようプログラムされたスレシホールドレベル検
出器として作動する。

また、本実施例においては記憶回路４８を用いて、入力
接続を１２から６に減少させ回路の簡易化をはかるよう
にしている。本発明トーン検出装置においては、トーン
の存在を確認するため、第６図により以下に詳述するよ
うな第２検出器５６を配置している。第６図において、
インバータ３？０はスレシホールド検出器出力を反転し
、““１’’状態のインバータ出力を被検出トーンに対
応させる機能を有する。このィンバータ出力は、２７個
の相互接続Ｄ形フリツプフロップを含む２７ビツトシフ
トレジスタ３８０に供給し、前記シフトレジスタ３８０
の出力を排他的論理和ゲート３８４の一方の入力に接続
し、前記ゲート３８４の他の入力をシフトレジスタ３８
０の入力に接続するほかアツプダウンカウンタ３９０の
アツプダウン入力にも接続する。排他的論理和ゲート３
８４の出力はこれをＮＡＮＤゲート３８６の一方の入力
に供給し、前記ＮＡＮＤゲート３８６の出力をインバー
タ３８８で反転させた上アツプダウンカウンタ３９０の
クロツク入力に供給する。カウンタ３９０は２１２進位
置を表わす第１出力３９１と、２３２進位置を表わす第
２出力３９２を具え、これら２つの出力３９１，３９２
をＮＡＮＤゲート３９６の入力に供給し、前記ＮＡＮＤ
ゲート３９６の出力をインバータ３９８で反転させた後
トーン検出出力線６３に接続する。第２サンプリングク
ロツク発生器４００は、シフトレジスタ３８０内の各フ
リツプフロツプのクロツク入力とＮＡＮＤゲート３８６
の第２入力に１ＫＨｚのサンプリングクロツク信号を供
給し、１ｍｓにつき１回スレシホールド検出器の出力を
サンプリングする。

次いで、それぞれサンプリングした結果を同じく１ｍｓ
レートでクロツクされるようにしたシフトレジスタ３８
０内に蓄積する。レジスタは当初はすべて論理値ｏを有
し、各サンプリング時間ごとにレジスタの入力と出力は
排他的論理和ゲート３８４、ＮＡＮＤゲート３８６およ
び関連のインバータ３８８を介して比較される。すなわ
ち、論理値“’１’’がレジスタに入力され、論理値゛
“０’’が出力される場合は、カウンタは１カウントだ
け““アツプ’’し、レジスタの入力と出力が同じとき
は、カウントは変化せず、また、論理値“Ｏ’’が入力
され、論理値““０’’が入力され、論理値゛“１’’
が出力される場合は、カウンタは１カウントだけ’“ダ
ウン’’する。このような作動により、アツプダウンカ
ウンタの出力は、時間内のどの点においてもシフトレジ
スタ内の１の数を表示することになる。カウンタが１０
カウントに達したとき、すなわち、出力３９１，３９２
が活性となりＮＡＮＤゲート３９６が作動した場合は、
インバータ３９８を介してトーン検出出力６３が活性と
なる。本実施例の場合、シフトレジスタ３８０を２７段
シフトレジスタとしたのは、被検出トーンが３３ｍｓバ
ースト信号であることによる論理選択であり、また、強
信号状態のもとでフイルタがスレシホールド値に到達す
るには少なくとも６ｍｓの時間を必要とする。

以上詳述したように、本発明トーン検出装置では、コン
デンサ、誘導線輪または抵抗を必要とせず、完全にモノ
リシック集積回路形状に形成することができるほか、そ
のデジタル設計により、経年または温度の影響による変
化のきわめて少ない正確な作動を確保することができる
。

【図面の簡単な説明】

第１図は本発明トーン検出装置のプロツクダイヤグラム
、第２図は第１図示装置の一部を形成するプログラム可
能分周器の論理回路図、第３図は同じく第１図示装置の
一部を形成するデジタル低減フィルタの論理回路図、第
４図はスレシホールド検出器の設計目的に使用するマツ
プ図、第５図はスレシホールド検出器の詳細図、第６図
は第２検出器の詳細図である。１１・・・・・・線、１２，」４・・・・・・混合器、
１２ａ，１２ｂ，１４ａ，１４ｂ・・・・・・入力、１
２ｃ，１４ｃ・・・・−・出力、１６・・・・・・基準
信号発生源、１８・・・・・・基準クロツク発振器、２
０・・・・・・プログラム可能分周器、２０ａ・・・・
・・入力、２０ｂ，２０ｃ・・・・・・出力、２４・・
・・・・デジタル低域フイルタ、２６・・・・・・スイ
ツチ、２７，３７・・・・・・乗算器、２９・・・・・
・加算器、３０・・・・・・フイルタ出力、３１，３５
・・・・・・遅延回路、３２・・・・・・入力、４８・
・・・・・記憶回路、５０・・・・・・スレシホールド
検出器、５０ａ，５０ｂ・・・・・・スレシホールド論
理回路、５１・・・・・・出力、５６・・・・・・第２
検出器、５８・・・・・・サンプリングクロツク発生器
、６０・・・・・・カウンタ回路、６３・・・・・・カ
ウンタ出力、７０・・・・・・プログラム可能分周器、
ＦＦ９ｌ，ＦＦ９２，ＦＦ９３・・・・・・フリツプフ
ロツプ、２００−２０７・・・・・・半加算器、２１０
−２２１，２３０−２４１・・・・・・フリツプフロツ
プ、２４４・・・・・・サンプリングクロツク発生器、
２５０−２５３・・・・・・全加算器、２５４−２６１
・・・・・・半加算器、２７０−２８０・・・・・・Ｎ
ＯＲゲート、２８１・・・・・・ＮＡＮＤゲート、２
８２・・・・・・インバータ、２９０，２９１・・・・
・・フリツプフロツプ、２９２−２９４・・・・・・Ｎ
ＡＮＤゲート、２９５・・・・・・ＮＯＲゲート、３
００−３０２・・・・・・ＮＡＮＤゲート、３０７一
３０９・・・・・・排他的ＮＯＲゲート、３２０，３２
１，３４４・・・・・・フリツプフロツプ、３３０，３
３１，３４０・・・・・・ＮＡＮＤゲート、３５０・・
・・・・ＮＯＲゲート、３７０，３８８，３９８・・・
・・・インバータ、３８０・・・・・・シフトレジスタ
、３８４・・・・・・排他的論理和ゲート、３８６，３
９６・・・・・・ＮＡＮＤゲート、３９０・・・・・・
アツプダウンカウンタ、３９１，３９２・・・・・・出
力、４００・・・・・・１ＫＨｚクロツク発生器。

Claims

【特許請求の範囲】１入力信号内の所定周波数ｆを有するトーンの存在を
検出するデジタルトーン検出装置において、第１の位相
を有する周波数ｆの信号を導出する第１出力ならびに該
第１位相に対して第２の所定位相だけ異なる周波数ｆの
信号を導出する第２出力を有する基準信号発生手段と、
該入力信号を該基準信号発生手段の第１出力と混合する
第１混合手段と、該入力信号を該基準信号発生手段の第
２出力と混合する第２混合手段と、該第１および第２混
合器出力を時分割多重化するデジタル低域フィルタと、
該デジタル低域フィルタからそれぞれ入力トーン振幅の
ベクトル成分を表わす第１および第２出力を導出させる
手段と、該デジタルフィルタの第１および第２出力を処
理し、所定の第１および第２ベクトル成分の存在に応答
して、所定のスレシホールド値を超える振幅を有する合
成ベクトルを表わすトーン検出信号を導出するよう形成
した処理手段とを具えたことを特徴とするプログラム可
能なデジタルトーン検出装置。２特許請求の範囲第１項に記載するデジタルトーン検
出装置において、該第１および第２混合器より２進信号
出力を導出させるようにしたこと、該デジタル低域フィ
ルタは、第１および第２入力に受信する対の２進信号を
加算して出力に合成信号を導出させるようにした加算手
段と、該第１および第２混合器よりの２進出力信号を第
１の所望２進常数により乗算し、かくして得られる信号
を該加算手段の第１入力に供給するようにした第１乗算
手段と、入力信号より所定時間遅延した出力信号を導出
させる遅延手段と、該加算器出力を該遅延手段の入力に
結合する手段と、該遅延手段よりの出力を第２の所望２
進常数により乗算し、かくして得た信号を該加算器の第
２入力に供給するようにした第２乗算手段とを含み、該
加算器より該第１および第２混合器からの２進信号の低
域転送を表わす２進出力信号を導出させるようにしたこ
とを特徴とするプログラム可能なデジタルトーン検出装
置。