JPS59150464A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59150464A JPS59150464A JP58022114A JP2211483A JPS59150464A JP S59150464 A JPS59150464 A JP S59150464A JP 58022114 A JP58022114 A JP 58022114A JP 2211483 A JP2211483 A JP 2211483A JP S59150464 A JPS59150464 A JP S59150464A
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- Japan
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置にかかり、特に半導体装置に内装
されている半導体チップの製造履歴、特性測定値等を追
跡して信頼性のチェック等を容易にする。
されている半導体チップの製造履歴、特性測定値等を追
跡して信頼性のチェック等を容易にする。
従来、半導体装置の製造において半導体チップ（以降チ
ップと略称する）の製造履歴、特性測定値等のデータは
工程記録簿やグラフ等に記録し、信頼性事故や、照会が
あったとき、データをファイルから検索、収集し、傾向
・相関性等を把握し不良解析やデータ提供を行なってき
た。また、チップにバーコードをつけてコンピュータ管
理する手段もある。
ップと略称する）の製造履歴、特性測定値等のデータは
工程記録簿やグラフ等に記録し、信頼性事故や、照会が
あったとき、データをファイルから検索、収集し、傾向
・相関性等を把握し不良解析やデータ提供を行なってき
た。また、チップにバーコードをつけてコンピュータ管
理する手段もある。
斜上の製造履歴や特性測定値等は書類化され、あるいは
コンピュータ等のデータベースに記録され保存される。
コンピュータ等のデータベースに記録され保存される。
そして信頼性事故等のトラブル発生時の重要なデータに
なりうるが、実際には処理条件、特性データ等はロフト
単位で管理されており、組立後の半導体装置と照合する
ことは困碓であり、事故等にあたり遡って不良解析を行
なうことは不可能であった。
なりうるが、実際には処理条件、特性データ等はロフト
単位で管理されており、組立後の半導体装置と照合する
ことは困碓であり、事故等にあたり遡って不良解析を行
なうことは不可能であった。
また、チップにバーコードをつけてコンピュータ管理す
る場合でもチップロット単位にとどｔＪ。
る場合でもチップロット単位にとどｔＪ。
組立以降の製品に至るまでの管理は不可能であった。
この発明は斜上の従来の欠点に鑑みこれを改良する半導
体装Ｉｆの構造を提供する。
体装Ｉｆの構造を提供する。
この発明にかかる半導体装置は製造条件、特性データ等
が■き込外れたメモリ素子部が併設さ扛た半導体チップ
を備えたことを特徴とし、製造時の処理条件、特性デー
タ等を処理および測定時に接続しである上位コンピュー
タにファイルしておき、グイソータ時にそれらのデータ
をＰ −ＲＯＭライタによって上記併設されたメモリ素
子に書き込みする。後に必要に応じてデータを読みとれ
ば対処できるようにしたものである。
が■き込外れたメモリ素子部が併設さ扛た半導体チップ
を備えたことを特徴とし、製造時の処理条件、特性デー
タ等を処理および測定時に接続しである上位コンピュー
タにファイルしておき、グイソータ時にそれらのデータ
をＰ −ＲＯＭライタによって上記併設されたメモリ素
子に書き込みする。後に必要に応じてデータを読みとれ
ば対処できるようにしたものである。
次にとの発明を１実施例につき図面を参照して詳細に説
明する。第１図は半導体基板（１）で第２図に示される
チップ（りが多数に形成されている。そして、チップ（
匂には後に詳述する情報書き込み用メモリ（２ａ）と、
主回路（２ｂ）が形成されており、前者については第３
図に示される一例のデータフォーマットによって形成さ
れる。
明する。第１図は半導体基板（１）で第２図に示される
チップ（りが多数に形成されている。そして、チップ（
匂には後に詳述する情報書き込み用メモリ（２ａ）と、
主回路（２ｂ）が形成されており、前者については第３
図に示される一例のデータフォーマットによって形成さ
れる。
メモリ素子に書き込む情報の流れはウニハエ程において
は処理測定がロット単位で行なわれており、各工程にお
ける処理を実施した場合、その時の処理装置から接続さ
れているホストコンピュータへ処理条件、装置の状態等
を転送しロット申付でファイルする。また、各特性デー
タの測定においても同様に測定データを測定装埴、から
ホストコンピュータへ転送しファイルする。すべてのウ
ニハエ程を終了後、グイソート時にそのロットに関する
各情報をグイソータへ転送し、これよりＰ−ＲＣ）Ｍラ
イタを起動させ、同一チップ内のメモリへ情報書き込み
を施す。ついで組立て工程に移行させる。メモリする情
報の一例は ウニハエ程での各ＱＣデータ（ＴＯＸ−σ、＋ ｕＪ
’Ｆ等）。
は処理測定がロット単位で行なわれており、各工程にお
ける処理を実施した場合、その時の処理装置から接続さ
れているホストコンピュータへ処理条件、装置の状態等
を転送しロット申付でファイルする。また、各特性デー
タの測定においても同様に測定データを測定装埴、から
ホストコンピュータへ転送しファイルする。すべてのウ
ニハエ程を終了後、グイソート時にそのロットに関する
各情報をグイソータへ転送し、これよりＰ−ＲＣ）Ｍラ
イタを起動させ、同一チップ内のメモリへ情報書き込み
を施す。ついで組立て工程に移行させる。メモリする情
報の一例は ウニハエ程での各ＱＣデータ（ＴＯＸ−σ、＋ ｕＪ
’Ｆ等）。
特性データ（ｈ、ｆｅ ＋ ＶＣＥＯ等）、グイソータ
データ。
データ。
処理時の処理装置の状態、ロット番号？Ｌ造年月日等で
ある。
ある。
半導体装１ｄの製１゛ム工程の実施例を第４図ないし第
１３図によって説明する。例は、書き込み用のＭＯ８Ｉ
Ｃと、この場合の主回路であるバイポーラＩＣを組み合
わせたものを示す。
１３図によって説明する。例は、書き込み用のＭＯ８Ｉ
Ｃと、この場合の主回路であるバイポーラＩＣを組み合
わせたものを示す。
まず、基板（ｌυにイオン打込みとドライブイン拡散に
よってＰＭＯ８用Ｎウェル（１２ａ）とＮＰＮ ）ンン
ジスタ用Ｎウェル（１２ｂ）とを形成する（ ；Ｎ蔦４
図）。
よってＰＭＯ８用Ｎウェル（１２ａ）とＮＰＮ ）ンン
ジスタ用Ｎウェル（１２ｂ）とを形成する（ ；Ｎ蔦４
図）。
酸化を施してフィールド醸化膜（１３）を形成する（第
５図）。
５図）。
レジストパターン（１４）を設はボロン打込を／ｌ＋Ｉ
Ｉｊシてｐ＋領領域１１全形成する（第６図）。
Ｉｊシてｐ＋領領域１１全形成する（第６図）。
酸化膜を一定除去してゲート＾ｙ化膜（Ｉｌｉを形成し
たのちＮＰＮ ）ランジスタの能動ベース用ボロンを打
込みし、ベース領域（ｉｎ （Ｐａを形成する（第７図
）。
たのちＮＰＮ ）ランジスタの能動ベース用ボロンを打
込みし、ベース領域（ｉｎ （Ｐａを形成する（第７図
）。
ついでドープドポリシリコン層＋ＩＦ！１ 、 （１８
’）を形成し、一方でＮＰＮ）ランジスタのエミッタ領
域（１８’ １（Ｎ−ト）ｅ形成するとともにＰＭＯ８
のゲート（１８１を形成する（ ｐＨ’ｙ Ｂ図）。
’）を形成し、一方でＮＰＮ）ランジスタのエミッタ領
域（１８’ １（Ｎ−ト）ｅ形成するとともにＰＭＯ８
のゲート（１８１を形成する（ ｐＨ’ｙ Ｂ図）。
ＰＭＯ８側のドレイン、ソースの各領域形成用のマスク
（１！ｌｆｆ１形成する（第９図）。
（１！ｌｆｆ１形成する（第９図）。
ボロン打込みを施してＰＭＯ８のドレイン領域（２０Ｔ
））、ソース領域（２０８）を形成する（第１０１文１
）。
））、ソース領域（２０８）を形成する（第１０１文１
）。
ＰＳＧ膜を被着して深いＮ上領域（２′４を形成し、コ
ンタクト領域となす（第１１図）。
ンタクト領域となす（第１１図）。
容量用１変化膜（ハ）を形成したのち、Ｐ Ｍ ＯＳの
ソース、ドレイン各領域のコンタクト領域（２４Ｄ）。
ソース、ドレイン各領域のコンタクト領域（２４Ｄ）。
（２４８）を深いＰ上領域で形成する（第１２図）。
アルミニウムの電極膜によるＰＭＯ８のドレイン電極（
２５Ｄ） 、ソース電極（２５８）、ＰＮＰ ）ランジ
スタのエミッタ電極（２５Ｂ） 、ベースｆｌｉ杓（２
５Ｂ）、コレクタ屯４＠（２５Ｃ）を形成する（第１３
図）。上回ｌｌ′８は、バイポーラＩＣに限ることなく
何れのタイプのＩＣであってもよい。
２５Ｄ） 、ソース電極（２５８）、ＰＮＰ ）ランジ
スタのエミッタ電極（２５Ｂ） 、ベースｆｌｉ杓（２
５Ｂ）、コレクタ屯４＠（２５Ｃ）を形成する（第１３
図）。上回ｌｌ′８は、バイポーラＩＣに限ることなく
何れのタイプのＩＣであってもよい。
この発明によれば半導体装ｆＩＸｆの各個につき各再の
データ（製造条件、特性等）を同一チップ上に主回路と
は分離したボロン打込み用の不揮発性のメモリに書込み
しであるので、−・１ｉｌｊ造工昏を）例ってｉ１イ析
できるという顕著な利点がある、また、これによシ゛＋
′ｖ品出荷後の品質保証が確実となる７、さらに、この
発明は実施にあたって、主回路部分と併ぜてｌ）Ｍ２Ｓ
部が形成できるので、さしブとる工程の延長にならない
利点もある。
データ（製造条件、特性等）を同一チップ上に主回路と
は分離したボロン打込み用の不揮発性のメモリに書込み
しであるので、−・１ｉｌｊ造工昏を）例ってｉ１イ析
できるという顕著な利点がある、また、これによシ゛＋
′ｖ品出荷後の品質保証が確実となる７、さらに、この
発明は実施にあたって、主回路部分と併ぜてｌ）Ｍ２Ｓ
部が形成できるので、さしブとる工程の延長にならない
利点もある。
Ｉ：α１図は半導体基板の正面図、４！２図はチップの
正面図、２４番３図はメモリへ書き込むデータフォーマ
ットの一例を示す図、第４図ないし、：ｐ、 １３図は
チップの製造工程を工程順に示すいずれも断面図である
。 １．１１ 半心体基板 ？ チップ ２ａ 情報書き込み用メモリ２ｂ
主回路 １２ａ ＰＭＯ８用Ｎウェル１６
ゲート酸化膜 １７ ベース領域 １８ ＰＭＯ８のゲート １８′ エミッタ領域 ２０Ｄ ＰＭＯ８のドレイン領域２０８
ＰＭＯ８のソース領峨代理人 弁理士 井
上 −男 第 ｌ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 旨） 第 ６ 図 − 第 ７ 図 第 ８ 図 第１２図
正面図、２４番３図はメモリへ書き込むデータフォーマ
ットの一例を示す図、第４図ないし、：ｐ、 １３図は
チップの製造工程を工程順に示すいずれも断面図である
。 １．１１ 半心体基板 ？ チップ ２ａ 情報書き込み用メモリ２ｂ
主回路 １２ａ ＰＭＯ８用Ｎウェル１６
ゲート酸化膜 １７ ベース領域 １８ ＰＭＯ８のゲート １８′ エミッタ領域 ２０Ｄ ＰＭＯ８のドレイン領域２０８
ＰＭＯ８のソース領峨代理人 弁理士 井
上 −男 第 ｌ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 旨） 第 ６ 図 − 第 ７ 図 第 ８ 図 第１２図
Claims (1)
- 製造条件、特性データ等が書き込まれたメモリ素子部が
併設された半導体チップを儲えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022114A JPS59150464A (ja) | 1983-02-15 | 1983-02-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022114A JPS59150464A (ja) | 1983-02-15 | 1983-02-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59150464A true JPS59150464A (ja) | 1984-08-28 |
Family
ID=12073856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022114A Pending JPS59150464A (ja) | 1983-02-15 | 1983-02-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59150464A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0517951U (ja) * | 1991-08-20 | 1993-03-05 | 株式会社カンセイ | 電気接続子 |
| EP0578410A3 (en) * | 1992-07-09 | 1995-01-18 | Advanced Micro Devices Inc | Programmable cube identification circuits. |
| WO2001063670A3 (en) * | 2000-02-28 | 2002-01-31 | Ericsson Inc | Integrated circuit package with device specific data storage |
-
1983
- 1983-02-15 JP JP58022114A patent/JPS59150464A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0517951U (ja) * | 1991-08-20 | 1993-03-05 | 株式会社カンセイ | 電気接続子 |
| EP0578410A3 (en) * | 1992-07-09 | 1995-01-18 | Advanced Micro Devices Inc | Programmable cube identification circuits. |
| US5642307A (en) * | 1992-07-09 | 1997-06-24 | Advanced Micro Devices, Inc. | Die identifier and die indentification method |
| WO2001063670A3 (en) * | 2000-02-28 | 2002-01-31 | Ericsson Inc | Integrated circuit package with device specific data storage |
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