JPS6110232A - 半導体ウエハの管理方法 - Google Patents
半導体ウエハの管理方法Info
- Publication number
- JPS6110232A JPS6110232A JP59130026A JP13002684A JPS6110232A JP S6110232 A JPS6110232 A JP S6110232A JP 59130026 A JP59130026 A JP 59130026A JP 13002684 A JP13002684 A JP 13002684A JP S6110232 A JPS6110232 A JP S6110232A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- semiconductor wafer
- written
- data
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/101—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols
- H10W46/103—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols alphanumeric information, e.g. words, letters or serial numbers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/201—Marks applied to devices, e.g. for alignment or identification located on the periphery of wafers, e.g. orientation notches or lot numbers
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は処理工程における半導体ウエノ・の管理方法
に関し、特にマーキングを改良した半導体ウェハの管理
方法に関する。
に関し、特にマーキングを改良した半導体ウェハの管理
方法に関する。
ＩＣやＬ Ｓ Ｉなどの半導体集積回路は、半導体ウェ
ハに独立した複数のパターンを形成したのち、このパタ
ーンを１個づつ含むチップに分割して組み立てられる。
ハに独立した複数のパターンを形成したのち、このパタ
ーンを１個づつ含むチップに分割して組み立てられる。
通常上のパターンは、エピタキシャル成長、不純物拡散
、酸化、フォトマスキング、真空蒸着などの処理を繰り
返しおこなう複雑な工程を経て形成されるが、半導体集
積回路の種別、型などＫよって、その・ぐターンの形状
および製作方法が異なる。しかしこの・ζターンは、複
雑かつ微細であって、外観からその相異を見分けること
社困難であるため、通常ウェハの処理においてはその所
定位置に１種別、型名、ロット番号などウェハ処理に必
要な各種情報をマーキングして管理する方法が採用され
ている。
、酸化、フォトマスキング、真空蒸着などの処理を繰り
返しおこなう複雑な工程を経て形成されるが、半導体集
積回路の種別、型などＫよって、その・ぐターンの形状
および製作方法が異なる。しかしこの・ζターンは、複
雑かつ微細であって、外観からその相異を見分けること
社困難であるため、通常ウェハの処理においてはその所
定位置に１種別、型名、ロット番号などウェハ処理に必
要な各種情報をマーキングして管理する方法が採用され
ている。
しかし従来の管理方法は、第３図に示すように、ウェハ
（１）の特定の位置たとえばウェハ（１）Ｋ形成された
オリフラ（２）の近くに、ダイヤモンドカッタ、フォト
エツチング、レーザマーキングなどの方法によって、数
桁ないし十数桁の一連の記号（３）をマーキングする方
法であるため、ウェハｆｌ）Ｋ欠陥やクラックなどのダ
メージを与えるおそれがあり、またウェハ（１１の処理
工程中に、消えたり見えガ〈なったりすることもある。
（１）の特定の位置たとえばウェハ（１）Ｋ形成された
オリフラ（２）の近くに、ダイヤモンドカッタ、フォト
エツチング、レーザマーキングなどの方法によって、数
桁ないし十数桁の一連の記号（３）をマーキングする方
法であるため、ウェハｆｌ）Ｋ欠陥やクラックなどのダ
メージを与えるおそれがあり、またウェハ（１１の処理
工程中に、消えたり見えガ〈なったりすることもある。
さらにまだ書き込みスは−スが狭いために、上記マーキ
ング方法では管理上必要とする数多くの情報を書き込む
ことができないという欠点がある。
ング方法では管理上必要とする数多くの情報を書き込む
ことができないという欠点がある。
この発明は、半導体ウェハにダメージを与えることなく
、かつ処理工程中随時書き込みおよび読み出しが可能で
あり、かつ大容量の情報が記録できるマーキングを形成
して、半導体ウェハの管理を適確におこなうことができ
るようにすることにある。
、かつ処理工程中随時書き込みおよび読み出しが可能で
あり、かつ大容量の情報が記録できるマーキングを形成
して、半導体ウェハの管理を適確におこなうことができ
るようにすることにある。
（発明の概要〕
半導体ウェハの所定位置に書き込み可能な複数ビットの
メモリパターンを形成し、半導体ウエノ・の処理工程に
おいて、このメモリパターンに所要情報のビットパター
ンを書き込みまた社書き込まれたビット・ξターンを読
み出すことができるようにした。
メモリパターンを形成し、半導体ウエノ・の処理工程に
おいて、このメモリパターンに所要情報のビットパター
ンを書き込みまた社書き込まれたビット・ξターンを読
み出すことができるようにした。
以下、図面を診照してこの発明を実施例に基づいて説明
する。
する。
まず第１図および第２図に示すように１半導体ウェハ（
１）に所定のパターンを形成する処理を施す以前に、た
とえばオリフラ（２）の近くに通常のＥ”ＦＲＯＭ（電
気的に消去可能なプログラマブルリードオンリメモリ）
のノミターンを形成する方法と同じ方法によｐ、２５６
Ｘ８ビット程度の面積にして１−程度のＢ”Ｆ ＲＯＭ
パターン以外を形成する。
１）に所定のパターンを形成する処理を施す以前に、た
とえばオリフラ（２）の近くに通常のＥ”ＦＲＯＭ（電
気的に消去可能なプログラマブルリードオンリメモリ）
のノミターンを形成する方法と同じ方法によｐ、２５６
Ｘ８ビット程度の面積にして１−程度のＢ”Ｆ ＲＯＭ
パターン以外を形成する。
しかるのちこのパターン０〔の電極０１）に、Ｂ’ＰＲ
ＯＭプログラマに接続された接触針をあて、所定のフォ
ーマットにしたがって所要の情報のビットパターンを随
時書き込む。
ＯＭプログラマに接続された接触針をあて、所定のフォ
ーマットにしたがって所要の情報のビットパターンを随
時書き込む。
すなわち、半導体ウェハ（１）に所定のパターンを形成
する処理を施す以前には、ロット番号、ウェハメーカ名
、受入年月日などの情報が書き込まれ、処理工程中には
、処理に先立ってそれ以前ＫＷき込まれた必要な情報を
読み出し、また処理終了後は次工程以降に必要な処理条
件などが書き込まれる。なおウェハ（１）のパターンは
、エピタキシャル成長、不純物拡散、７オトマスキング
など各処理を経て形成されるが、情報を記録するパター
ン０１をそこなうような処理が施される場合には、事前
に保腰膜を設けてパターン０Ｉおよび記録情報の破壊を
防止する。
する処理を施す以前には、ロット番号、ウェハメーカ名
、受入年月日などの情報が書き込まれ、処理工程中には
、処理に先立ってそれ以前ＫＷき込まれた必要な情報を
読み出し、また処理終了後は次工程以降に必要な処理条
件などが書き込まれる。なおウェハ（１）のパターンは
、エピタキシャル成長、不純物拡散、７オトマスキング
など各処理を経て形成されるが、情報を記録するパター
ン０１をそこなうような処理が施される場合には、事前
に保腰膜を設けてパターン０Ｉおよび記録情報の破壊を
防止する。
上記のように半導体ウェハ（１）に所定のパターンを形
成する処理を施す以前にＥ”ＦＲＯＭのパターン（１１
からなる小容量のメモリパターンを形成し、これに半導
体ウェハ（１１の処理に必要な情報を随時書き込み読み
出すようにすると、ウェハ（１１を個別に’［ｌ！する
ことができ、ウェハ（１）に所定のバター−・を確実、
容易に形成することができる。またこの方法は、半導体
ウェハ（１）上に形成されたメモリパターンそのものに
情報を記録するので、ウェハ（１）自体にダメージを与
えることがな−い。また大量容のメモリパターンである
にもかかわらず小スＲ−ス内に形成することができ、半
導体ウェハの利用効率を低下させることがない。
成する処理を施す以前にＥ”ＦＲＯＭのパターン（１１
からなる小容量のメモリパターンを形成し、これに半導
体ウェハ（１１の処理に必要な情報を随時書き込み読み
出すようにすると、ウェハ（１１を個別に’［ｌ！する
ことができ、ウェハ（１）に所定のバター−・を確実、
容易に形成することができる。またこの方法は、半導体
ウェハ（１）上に形成されたメモリパターンそのものに
情報を記録するので、ウェハ（１）自体にダメージを与
えることがな−い。また大量容のメモリパターンである
にもかかわらず小スＲ−ス内に形成することができ、半
導体ウェハの利用効率を低下させることがない。
つきに他の実施例について述べる。
上記実施例では、メモリノミターンとしてＥ”ＦＲＯＭ
のパターンを用いたが、このパターンのかわりにＢＦＲ
ＯＭ（消去可能なプログラマブルリードオンリメモリ）
のパターンも用いることができる。
のパターンを用いたが、このパターンのかわりにＢＦＲ
ＯＭ（消去可能なプログラマブルリードオンリメモリ）
のパターンも用いることができる。
しかしこのメモリパターンについては、情報のビット・
ξターンを書き込むときに１それ以前に記録された情報
を読み出し、消去したうえで新たな情報を書き込むよう
にする。またメモリパターンとしては、上記パターン以
外に、電荷供給の・ξターニングを含むメモリとするこ
とにより、通常のＲＡＭのノミターンも用いることがで
きる。
ξターンを書き込むときに１それ以前に記録された情報
を読み出し、消去したうえで新たな情報を書き込むよう
にする。またメモリパターンとしては、上記パターン以
外に、電荷供給の・ξターニングを含むメモリとするこ
とにより、通常のＲＡＭのノミターンも用いることがで
きる。
〔発明の効果〕
（１）半導体ウェハに所定のパターンを形成する処理を
施す以前に、大容量のメモリパターンを形成し、これに
半導体ウェハの複雑な処理工程に必要な情報を随時書き
込み読み出しできるようＫしたので、ウェハを個別に管
理することができ、所定のパターンを適確に形成するこ
とができる。
施す以前に、大容量のメモリパターンを形成し、これに
半導体ウェハの複雑な処理工程に必要な情報を随時書き
込み読み出しできるようＫしたので、ウェハを個別に管
理することができ、所定のパターンを適確に形成するこ
とができる。
（２）半導体ウェハ上に形成されたメモリパターンその
ものに情報を記録するので、ウェハ自体にダメージを与
えることがない。
ものに情報を記録するので、ウェハ自体にダメージを与
えることがない。
（３） 小スペース内に大容量のメモリパターンを形
成することができ、半導体ウェハの利用効率を低下させ
ることがない。
成することができ、半導体ウェハの利用効率を低下させ
ることがない。
第１図はこの発明に係るメモリパターンが形成された半
導体ウェハの図、第２図はメモリパターンの図、第３図
は従来のマーキングが施された半導体ウェハの図である
。 ＋１１・半導体ウニ・・ （２）・・オリフラ（１０
Ｂ２ｐｎｏＭｏ）ｚｐ−ｙ ｏｌ）電極
導体ウェハの図、第２図はメモリパターンの図、第３図
は従来のマーキングが施された半導体ウェハの図である
。 ＋１１・半導体ウニ・・ （２）・・オリフラ（１０
Ｂ２ｐｎｏＭｏ）ｚｐ−ｙ ｏｌ）電極
Claims (1)
- 半導体ウェハの所定位置に書き込み可能な複数ビットの
メモリパターンを形成する方法と、上記半導体ウェハを
処理する工程において上記メモリパターンに所要情報の
ビットパターンを書き込みまたは書き込まれたビットパ
ターンを読み出す方法とを具備することを特徴とする半
導体ウェハの管理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130026A JPS6110232A (ja) | 1984-06-26 | 1984-06-26 | 半導体ウエハの管理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130026A JPS6110232A (ja) | 1984-06-26 | 1984-06-26 | 半導体ウエハの管理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6110232A true JPS6110232A (ja) | 1986-01-17 |
Family
ID=15024317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130026A Pending JPS6110232A (ja) | 1984-06-26 | 1984-06-26 | 半導体ウエハの管理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03150861A (ja) * | 1989-11-07 | 1991-06-27 | Mitsubishi Electric Corp | 半導体製造方法 |
-
1984
- 1984-06-26 JP JP59130026A patent/JPS6110232A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03150861A (ja) * | 1989-11-07 | 1991-06-27 | Mitsubishi Electric Corp | 半導体製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3598604A (en) | Process of producing an array of integrated circuits on semiconductor substrate | |
| US4268950A (en) | Post-metal ion implant programmable MOS read only memory | |
| EP0317136A3 (en) | A method of producing a semiconductor integrated circuit device | |
| US6594818B2 (en) | Memory architecture permitting selection of storage density after fabrication of active circuitry | |
| US5247456A (en) | Method and apparatus for forming layout pattern of semiconductor integrated circuit | |
| US4294001A (en) | Method of making implant programmable metal gate MOS read only memory | |
| US4290184A (en) | Method of making post-metal programmable MOS read only memory | |
| US4342100A (en) | Implant programmable metal gate MOS read only memory | |
| US4342099A (en) | Electrically erasable programmable MNOS read only memory | |
| JPS6110232A (ja) | 半導体ウエハの管理方法 | |
| US4272303A (en) | Method of making post-metal ion beam programmable MOS read only memory | |
| JPS5587452A (en) | Manufacture of semiconductor device | |
| US4591891A (en) | Post-metal electron beam programmable MOS read only memory | |
| US4554643A (en) | Electrically erasable programmable MNOS read only memory | |
| JPH0684730A (ja) | 半導体装置の製造方法 | |
| JPH04102214A (ja) | 薄膜磁気ヘッドの製造法 | |
| JPS63239863A (ja) | マスクｒｏｍの製造方法 | |
| JPH056176B2 (ja) | ||
| TWI232552B (en) | Data write-in method of mask read only memory | |
| JPS59150464A (ja) | 半導体装置 | |
| JPS5850750A (ja) | 半導体装置の製造方法 | |
| JPS6228512B2 (ja) | ||
| KR0150681B1 (ko) | 프로그램어블 롬 | |
| JPS63288009A (ja) | ウエハとウエハ処理工程管理方法 | |
| US7084036B2 (en) | Data writing method for mask read only memory |