JPS5915330A - 集積論理回路 - Google Patents
集積論理回路Info
- Publication number
- JPS5915330A JPS5915330A JP12388482A JP12388482A JPS5915330A JP S5915330 A JPS5915330 A JP S5915330A JP 12388482 A JP12388482 A JP 12388482A JP 12388482 A JP12388482 A JP 12388482A JP S5915330 A JPS5915330 A JP S5915330A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- point
- turned
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はトランジスタ・トランジスタ論理回路（以後Ｔ
ＴＬ回路と称する）でなる集積論理回路に関し、更には
オフバッファー回路と出力段トランジスタとによって惹
起される過渡的なオン・オン電流を効果的に減少させる
制御手段を有する論理回路に関する。 通常、ＴＴＬ回路の出力段には駆動能力を増すために高
レベル時の出力インビダンスを下げる必要のある場合出
力段トランジスタとトーラムポール接続されたオフバッ
ファー回路が頻繁に用いられる。しかるにこのオフバッ
ファー回路を使用したＴＴＬ回路は一般に出力トランジ
スタがオン状態からオフ状態への過渡時にオフバッファ
ー回路と出力段トランジスタとが同時にオンとなる状態
が発生し、大電流が出力トランジスタに流れ込む欠点を
有している。このオン・オン電流の存在は高周波動作時
の消費電力の増大、および線路のインダクタンスに起因
する電位変動にする雑音余裕度の低下等の原因となシ、
デバイスの性能を著しく低下させる５、特に近年の如く
集積回路の大規模化が進むと、それに伴って入出力の端
子数も増大し、出力回路がオフバッファーを有する場合
前記オン・オン電流が複数の出力端子に同時に発生する
確率も極めて高いものになる。 本発明の目的は、この過渡時のオン・オン電流に対して
、制御回路を導入することによシ、これら従来回路の欠
点を解決した新しい集積論理回路を提供するものである
。 すなわち本発明の回路は入力トランジスタ、位相分割ト
ランジスタ、出力トランジスタおよび出力オフバッファ
ー回路を有するトラン１ジスタ、トランジスタ論理回路
においてエミッタが、接地レベルを有する第一の電源に
接続され、ベースが前記位相分割トランジスタのエミッ
タと出力トランジスタのベースとの共通接続点に接続さ
れ、エレクタが抵抗体でなる負荷回路又は該コレクタに
対して順方向に接続される少くとも一個のダイオードと
直列接続される抵抗体とでなる負荷回路を介して前記オ
フバッファー回路の入力に接続されるトランジスタと、
該オフバッファー回路の入力と第二の電、温間に接続さ
れる抵抗体と、該オフバッファー回路の入力よシ前記位
相分割トランジスタのコレクタに対して１睡方向接続さ
れるダイオードとで構成され、出力段トランジスタのオ
フ動作とオフバッファー回路の始動のタイミングをずら
すことによって、前記オン・オン電流を顕著に減少させ
る特徴を有する。、 以下図面によｐ本発明の詳細な説明を行なう。 第１図は従来のオフバッファー付Ｔ Ｔ Ｌ論理回路で
、Ｑｌは入力トランジスタ、Ｑ２は位相分割トランジス
タ、ＱＳは出力トランジスタ、Ｑ４およびＱ。 はターリントン接続でなるオフバッファー回路（ト）を
それぞれ示す。本図において人力ａおよびｂが高レベル
時、出力トランジスタＱ８はオンとなり、出力ｅ点は低
レベルにある１、この時、Ｑ２もオン状態にあるため０
点は接地レベルよ、ｉｌ） ＶＢａ、−１−Ｖｒ＋＋ｓ
２−ＶｓＩのレベルにありオフバッファー回路（ハ）は
オフ状態である。ここでＶ、、、、、、Ｖ旺２・ＶｓＩ
は暢・Ｑ３オン時の各部の電圧を示す。この状態から入
力ａ又はｂのいずれかが低レベルに変化するとき、Ｑ。 およびＱ、がオンからオフに変化
ＴＬ回路と称する）でなる集積論理回路に関し、更には
オフバッファー回路と出力段トランジスタとによって惹
起される過渡的なオン・オン電流を効果的に減少させる
制御手段を有する論理回路に関する。 通常、ＴＴＬ回路の出力段には駆動能力を増すために高
レベル時の出力インビダンスを下げる必要のある場合出
力段トランジスタとトーラムポール接続されたオフバッ
ファー回路が頻繁に用いられる。しかるにこのオフバッ
ファー回路を使用したＴＴＬ回路は一般に出力トランジ
スタがオン状態からオフ状態への過渡時にオフバッファ
ー回路と出力段トランジスタとが同時にオンとなる状態
が発生し、大電流が出力トランジスタに流れ込む欠点を
有している。このオン・オン電流の存在は高周波動作時
の消費電力の増大、および線路のインダクタンスに起因
する電位変動にする雑音余裕度の低下等の原因となシ、
デバイスの性能を著しく低下させる５、特に近年の如く
集積回路の大規模化が進むと、それに伴って入出力の端
子数も増大し、出力回路がオフバッファーを有する場合
前記オン・オン電流が複数の出力端子に同時に発生する
確率も極めて高いものになる。 本発明の目的は、この過渡時のオン・オン電流に対して
、制御回路を導入することによシ、これら従来回路の欠
点を解決した新しい集積論理回路を提供するものである
。 すなわち本発明の回路は入力トランジスタ、位相分割ト
ランジスタ、出力トランジスタおよび出力オフバッファ
ー回路を有するトラン１ジスタ、トランジスタ論理回路
においてエミッタが、接地レベルを有する第一の電源に
接続され、ベースが前記位相分割トランジスタのエミッ
タと出力トランジスタのベースとの共通接続点に接続さ
れ、エレクタが抵抗体でなる負荷回路又は該コレクタに
対して順方向に接続される少くとも一個のダイオードと
直列接続される抵抗体とでなる負荷回路を介して前記オ
フバッファー回路の入力に接続されるトランジスタと、
該オフバッファー回路の入力と第二の電、温間に接続さ
れる抵抗体と、該オフバッファー回路の入力よシ前記位
相分割トランジスタのコレクタに対して１睡方向接続さ
れるダイオードとで構成され、出力段トランジスタのオ
フ動作とオフバッファー回路の始動のタイミングをずら
すことによって、前記オン・オン電流を顕著に減少させ
る特徴を有する。、 以下図面によｐ本発明の詳細な説明を行なう。 第１図は従来のオフバッファー付Ｔ Ｔ Ｌ論理回路で
、Ｑｌは入力トランジスタ、Ｑ２は位相分割トランジス
タ、ＱＳは出力トランジスタ、Ｑ４およびＱ。 はターリントン接続でなるオフバッファー回路（ト）を
それぞれ示す。本図において人力ａおよびｂが高レベル
時、出力トランジスタＱ８はオンとなり、出力ｅ点は低
レベルにある１、この時、Ｑ２もオン状態にあるため０
点は接地レベルよ、ｉｌ） ＶＢａ、−１−Ｖｒ＋＋ｓ
２−ＶｓＩのレベルにありオフバッファー回路（ハ）は
オフ状態である。ここでＶ、、、、、、Ｖ旺２・ＶｓＩ
は暢・Ｑ３オン時の各部の電圧を示す。この状態から入
力ａ又はｂのいずれかが低レベルに変化するとき、Ｑ。 およびＱ、がオンからオフに変化
【７．０点およびｅ点
の電位は上昇するが、オフバッファー回路（ロ）がオン
状態となっても一般にＱ３のオフは未だ完全では′なく
、この時前記したオン・オン電流がオフバッファ回路（
ト）からＱ３のコレクタ、エミッタを通ってｇ点に流れ
込む。この電流によってｇ点よりパッケージのＧＮＤ端
子に至る線路りの抵抗およびインダクタンスによってｇ
点の電位は過渡的に上昇し、ｇ点の近傍に出力段トラン
ジスタのエミッタが接続されたＱｌｌ）と同様の回路形
式でなる他の論理回路（Ｑの出力レベルも同時に変動す
る。例えば（Ｑの出力り点が低レベルの状態にある場合
この電位変動分だけ次段に対する雑音余裕度は減少する
ことになる。ここでＬはポンディングワイヤおよびバッ
クージリードを含むことはいうまでもなく、これらの抵
抗成分、およびインダクタンス成分が大きい場合、従来
回路は出力り点の低レベルが次段論理として接続される
他チップの入力ゲートの閾値を越えてシステムに誤動作
を生せしめる危険性を有していることがわかる。 また従来回路は、このオン・オン電流によって、高周波
数で動作する場合の消費電力が著しく増大するため信頼
性上の問題点をも伴せ持つ。従来回路におけるオン・オ
ン電流は第１回のｆ点の過渡的な１ｈ、位賀動によって
知ることができるがこｉｌを第２図に示ｔ。 また高周波数での動作においては第３図に示されたｆ点
の電位変動かられかるようにオン・オン鴬、流が常時流
れた状態となり消費電力が顕著に増大する。 本発明はこれらのオン・オン電流による弊害を避けるた
めにオン・オン電１流制御を目的とした新しい回路を提
供する。。 第４図に本発明の回路の一実施例を示す。 本回路の基本論理動作社第１図に示す従来回路と同様で
ありＱ６が入力トランジスタ、Ｑ’ｒが位相分割トラン
ジスタＮ Ｑ６が出力トランジスタ、Ｑ、およびＱ＋ｏ
がダーリントン接続でなるメツバッファー回路０を示ｔ
。（ト）が本発明の回路の特徴的な部分でＱ、、、 Ｉ
）、、、 Ｄ、ｌ Ｒ，。およびＲｏで構成される回路
によりオフバッファー回路（１４ｃオンのタイミングを
コントロールする。いま、入力ｉおよびｊが高レベルに
ありＱ、、Ｑ、がオン状態のとき、Ｑｌ、もオン状態と
々す、電流ｉが流れるのでＲＯＩ ＲＩＯの比を適当に
選択すればオフバッフブー回路（し）がオフ状態となる
壕でｎ】点の電位を下げることが可能となる。 この状態刃・ら入力ｉ又はｊが低レベルに変化するとＱ
Ｊよオフに移行し、１点の電位は上列するが（込、。 のオン状態が持続している間、１１点の電位は上記の如
く〜′σよシＲ０・ｉだけ１かった点にあるためオフバ
ッファ回路（ト）のオフ状態は持続する。ここでＱＢお
よびＱ８のベースは共通接続されているため少くともＱ
、の吋ン状態が持続している間はＱ。 がオフとなることはなく、’４がメツとなって初めてＱ
ｕもメツとな！ｌｌｎ点の電位が上昇してオフバッファ
ー回路（１））がオン状態となる。従って本図の回路に
よればＱ８とオフバッファ回路■の同時オニ／の状態は
タイミング的にほとんど存在せず第１図の従来回路にみ
られたオン・オン電流を顕著に減少させることが可能と
なる１、またＱ７．Ｑ８およびＱｌｌがオフ時、！およ
び０点はＶＣＣ電位まで上昇するが再びｉおよびｊが高
レベルとなってＱ７がオンする場合はＱｏがオン状態と
なるまでＲｏを流れる電流はダイオードＤ２とＱ、を通
ってＱ、およびＱ、＋のベース駆動電流として作用する
。 第５図は第４図のｑ点の過渡的な電位変動を示すがこれ
を第２図に示された従来回路のｆ点の電位変動と比較す
れば本発明の有効性が明らかであろう。
の電位は上昇するが、オフバッファー回路（ロ）がオン
状態となっても一般にＱ３のオフは未だ完全では′なく
、この時前記したオン・オン電流がオフバッファ回路（
ト）からＱ３のコレクタ、エミッタを通ってｇ点に流れ
込む。この電流によってｇ点よりパッケージのＧＮＤ端
子に至る線路りの抵抗およびインダクタンスによってｇ
点の電位は過渡的に上昇し、ｇ点の近傍に出力段トラン
ジスタのエミッタが接続されたＱｌｌ）と同様の回路形
式でなる他の論理回路（Ｑの出力レベルも同時に変動す
る。例えば（Ｑの出力り点が低レベルの状態にある場合
この電位変動分だけ次段に対する雑音余裕度は減少する
ことになる。ここでＬはポンディングワイヤおよびバッ
クージリードを含むことはいうまでもなく、これらの抵
抗成分、およびインダクタンス成分が大きい場合、従来
回路は出力り点の低レベルが次段論理として接続される
他チップの入力ゲートの閾値を越えてシステムに誤動作
を生せしめる危険性を有していることがわかる。 また従来回路は、このオン・オン電流によって、高周波
数で動作する場合の消費電力が著しく増大するため信頼
性上の問題点をも伴せ持つ。従来回路におけるオン・オ
ン電流は第１回のｆ点の過渡的な１ｈ、位賀動によって
知ることができるがこｉｌを第２図に示ｔ。 また高周波数での動作においては第３図に示されたｆ点
の電位変動かられかるようにオン・オン鴬、流が常時流
れた状態となり消費電力が顕著に増大する。 本発明はこれらのオン・オン電流による弊害を避けるた
めにオン・オン電１流制御を目的とした新しい回路を提
供する。。 第４図に本発明の回路の一実施例を示す。 本回路の基本論理動作社第１図に示す従来回路と同様で
ありＱ６が入力トランジスタ、Ｑ’ｒが位相分割トラン
ジスタＮ Ｑ６が出力トランジスタ、Ｑ、およびＱ＋ｏ
がダーリントン接続でなるメツバッファー回路０を示ｔ
。（ト）が本発明の回路の特徴的な部分でＱ、、、 Ｉ
）、、、 Ｄ、ｌ Ｒ，。およびＲｏで構成される回路
によりオフバッファー回路（１４ｃオンのタイミングを
コントロールする。いま、入力ｉおよびｊが高レベルに
ありＱ、、Ｑ、がオン状態のとき、Ｑｌ、もオン状態と
々す、電流ｉが流れるのでＲＯＩ ＲＩＯの比を適当に
選択すればオフバッフブー回路（し）がオフ状態となる
壕でｎ】点の電位を下げることが可能となる。 この状態刃・ら入力ｉ又はｊが低レベルに変化するとＱ
Ｊよオフに移行し、１点の電位は上列するが（込、。 のオン状態が持続している間、１１点の電位は上記の如
く〜′σよシＲ０・ｉだけ１かった点にあるためオフバ
ッファ回路（ト）のオフ状態は持続する。ここでＱＢお
よびＱ８のベースは共通接続されているため少くともＱ
、の吋ン状態が持続している間はＱ。 がオフとなることはなく、’４がメツとなって初めてＱ
ｕもメツとな！ｌｌｎ点の電位が上昇してオフバッファ
ー回路（１））がオン状態となる。従って本図の回路に
よればＱ８とオフバッファ回路■の同時オニ／の状態は
タイミング的にほとんど存在せず第１図の従来回路にみ
られたオン・オン電流を顕著に減少させることが可能と
なる１、またＱ７．Ｑ８およびＱｌｌがオフ時、！およ
び０点はＶＣＣ電位まで上昇するが再びｉおよびｊが高
レベルとなってＱ７がオンする場合はＱｏがオン状態と
なるまでＲｏを流れる電流はダイオードＤ２とＱ、を通
ってＱ、およびＱ、＋のベース駆動電流として作用する
。 第５図は第４図のｑ点の過渡的な電位変動を示すがこれ
を第２図に示された従来回路のｆ点の電位変動と比較す
れば本発明の有効性が明らかであろう。
第１図は従来のＴＴＬ回路図、第２図は従来のＴＴＬ回
路におけるオン・オン電流波形図、第３図は従来のＴＴ
Ｌ回路における高周波動作時のオン・オン電流波形図、
第４図は本発明によるＴＴＬ回路図、第５図は本発明に
よるＴＴＬ回路のオン・オン電流波形図である。 第１図 帥４図 −（χ） 第２図 −−（ｔ） （イ）３図 −−（ｔ） 第５図
路におけるオン・オン電流波形図、第３図は従来のＴＴ
Ｌ回路における高周波動作時のオン・オン電流波形図、
第４図は本発明によるＴＴＬ回路図、第５図は本発明に
よるＴＴＬ回路のオン・オン電流波形図である。 第１図 帥４図 −（χ） 第２図 −−（ｔ） （イ）３図 −−（ｔ） 第５図
Claims (1)
- 入力トランジスタ、位相分割トランジスタ、出力トラン
ジスタお上び出力オフノ（ツファー回路を有するトラン
ジスタ、トランジスタ論理回路においてエミッタが第一
の電源に接続され、ベース〃工前記位相分割トランジス
タのエミッタと出力トランジスタのペースとの共通接続
点に接続され、エレクタが負荷回路を介して前記オフノ
（ツファー回路の入力に接続されるトランジスタと、該
オフノ（ッファー回路の入力と第二の電源間に接続され
る抵抗体と該オフバッファー回路の入力よシ、前言己位
相分割トランジスタのエレクタに対して順方向接続され
るダイオードとを有することを特徴とする集積論理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12388482A JPS5915330A (ja) | 1982-07-16 | 1982-07-16 | 集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12388482A JPS5915330A (ja) | 1982-07-16 | 1982-07-16 | 集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5915330A true JPS5915330A (ja) | 1984-01-26 |
Family
ID=14871746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12388482A Pending JPS5915330A (ja) | 1982-07-16 | 1982-07-16 | 集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839537A (en) * | 1986-11-29 | 1989-06-13 | Kabushiki Kaisha Toshiba | BicMO logic circuit |
| JP2009099594A (ja) * | 2007-10-12 | 2009-05-07 | Okamura Corp | 配線収納装置 |
-
1982
- 1982-07-16 JP JP12388482A patent/JPS5915330A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839537A (en) * | 1986-11-29 | 1989-06-13 | Kabushiki Kaisha Toshiba | BicMO logic circuit |
| JP2009099594A (ja) * | 2007-10-12 | 2009-05-07 | Okamura Corp | 配線収納装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4902914A (en) | Logic circuit used in standard IC or CMOS logic level | |
| JPS63193720A (ja) | 論理回路 | |
| US5089724A (en) | High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage | |
| JPS62194729A (ja) | デジタル・スイツチ回路 | |
| US4804868A (en) | BiMOS logical circuit | |
| US5003199A (en) | Emitter coupled logic circuit having an active pull-down output stage | |
| JPH06103837B2 (ja) | トライステ−ト形出力回路 | |
| JPS61177022A (ja) | 遷移加速回路 | |
| US4572970A (en) | Miller capacitance effect eliminator for use with a push-pull amplifier output stage | |
| JPH0629824A (ja) | 論理信号切り換え回路 | |
| JPS60153205A (ja) | トーテムポールトランジスタ出力段回路 | |
| EP0067318B1 (en) | A logic circuit with enhanced switching speed | |
| KR940005975B1 (ko) | 출력회로 | |
| US5365124A (en) | BiCMOS logic circuit | |
| US4585959A (en) | Tri-state logic gate having reduced Miller capacitance | |
| US5334886A (en) | Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits | |
| JPS58103230A (ja) | スイツチング回路 | |
| US4912341A (en) | TTL buffer circuit with active turn-off | |
| JPH02161818A (ja) | 傾斜電流出力を有する論理バッファ回路 | |
| US5382842A (en) | Composite logic circuit with bipolar transistor-complementary field effect transistor | |
| JPH0245378B2 (ja) | ||
| JPS5853227A (ja) | 論理回路 | |
| JPH01296814A (ja) | 半導体集積回路 | |
| JP2816682B2 (ja) | 論理回路 | |
| JPS63131722A (ja) | 半導体集積回路 |