JPS5915331A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
- Publication number
- JPS5915331A JPS5915331A JP12388682A JP12388682A JPS5915331A JP S5915331 A JPS5915331 A JP S5915331A JP 12388682 A JP12388682 A JP 12388682A JP 12388682 A JP12388682 A JP 12388682A JP S5915331 A JPS5915331 A JP S5915331A
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- power supply
- gate circuit
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理ゲート回路、特ＫＤＴＬ（ダイオード・ト
ランジスタ・ロジック）ｔたはＴＴＬ（トランジスタ・
トランジメタ・ロジック）を含む飽和型バイポーラ論理
回路に関するものである。
ランジスタ・ロジック）ｔたはＴＴＬ（トランジスタ・
トランジメタ・ロジック）を含む飽和型バイポーラ論理
回路に関するものである。
第１図は従来のＴ Ｔ Ｌの一代表例を示す回路図であ
る。１は入力端子細、２はショットキーバリアダイオー
ド、５は位相反転トランジスタ、９は出力トランジスタ
、１１ｔＪニレベルシフトトランジスタ、１３はバッフ
ァトランジスタでトランジスタ１１とダーリントン接続
されて出力バッファ回路を構成する。８けプルダウント
ランジスタで抵抗６，７と共にプルダウン回路を構成す
る。１４は電源端子、１５け出力端子、３ ＋ ４ ｒ
６ ｒ ７ ＋１０．１２は抵抗でおる。
る。１は入力端子細、２はショットキーバリアダイオー
ド、５は位相反転トランジスタ、９は出力トランジスタ
、１１ｔＪニレベルシフトトランジスタ、１３はバッフ
ァトランジスタでトランジスタ１１とダーリントン接続
されて出力バッファ回路を構成する。８けプルダウント
ランジスタで抵抗６，７と共にプルダウン回路を構成す
る。１４は電源端子、１５け出力端子、３ ＋ ４ ｒ
６ ｒ ７ ＋１０．１２は抵抗でおる。
このようなＴＴＬ回路の電源電圧（以下ＶＣＣと略記）
に対する電源電流（以下ＩＯＣと略記）の変化は以下の
通９となる。
に対する電源電流（以下ＩＯＣと略記）の変化は以下の
通９となる。
ＶＣＣがトランジスタ５０ペース・エミッタ間電圧（ｖ
ｎｚｑｓ ） （！： ）ランジメタ９のベース・エミ
ッ間電圧（ＶＢＦ、Ｑｇ）の和より小さい場合工。。は
流れない。ＶＣＣが上昇しＶゆＱ５ ＋ ＶＢＦ、ＱＩ
に達するとトランジスタ５及びトランジスタ９は導通状
態となり抵抗３，４及びトランジスタ５，９を通してＩ
ＣＣが流れ始める。この際トランジスタ５のコレクタ電
位はＶＣＣからトランジスタ５のコレクタ・エミッタ間
電圧（ＶＣＥＱ５ ） ＋ＶＢ践９へ変化（〜、トラン
ジスタ１１及び１３は遮断状態となるが、トランジスタ
５及び９が導通状態となってからトランジスタ５のコレ
クタ電位がトランジスタ１１及び二３を遮断状態とする
のに十分な値（ＶＢＥＱＩＩ” ｖＢＥＱ１３＋ ＶＣ
ＥＱ９以下）まで低下する間トランジスタ１１゜及び１
３は導通状態となる。従って抵抗１２及びトランジスタ
１１，１３．９を通じて”ＣＣとＯＮＤ間に低インピー
ダンスの電流通路ができるため瞬間的に非常に大きな電
流が流れることになる。
ｎｚｑｓ ） （！： ）ランジメタ９のベース・エミ
ッ間電圧（ＶＢＦ、Ｑｇ）の和より小さい場合工。。は
流れない。ＶＣＣが上昇しＶゆＱ５ ＋ ＶＢＦ、ＱＩ
に達するとトランジスタ５及びトランジスタ９は導通状
態となり抵抗３，４及びトランジスタ５，９を通してＩ
ＣＣが流れ始める。この際トランジスタ５のコレクタ電
位はＶＣＣからトランジスタ５のコレクタ・エミッタ間
電圧（ＶＣＥＱ５ ） ＋ＶＢ践９へ変化（〜、トラン
ジスタ１１及び１３は遮断状態となるが、トランジスタ
５及び９が導通状態となってからトランジスタ５のコレ
クタ電位がトランジスタ１１及び二３を遮断状態とする
のに十分な値（ＶＢＥＱＩＩ” ｖＢＥＱ１３＋ ＶＣ
ＥＱ９以下）まで低下する間トランジスタ１１゜及び１
３は導通状態となる。従って抵抗１２及びトランジスタ
１１，１３．９を通じて”ＣＣとＯＮＤ間に低インピー
ダンスの電流通路ができるため瞬間的に非常に大きな電
流が流れることになる。
またこの電流はドライバー、バッファ等の如くオフバッ
ファ抵抗１２が小さい場合特に大きく、実使用状態での
最大ＩＣＣ値を越える可能性もある。
ファ抵抗１２が小さい場合特に大きく、実使用状態での
最大ＩＣＣ値を越える可能性もある。
この瞬間的な大電流はこのような論理回路を用いたシス
テムを構成した際、そのシステムの動作に電源のＯＮ、
ＯＦＦの頻度が高いところで使用された場合の寿命の低
下、ノイズ発生による他のＩＣの誤動作等の悪影響を及
＃よすことが考えられる。
テムを構成した際、そのシステムの動作に電源のＯＮ、
ＯＦＦの頻度が高いところで使用された場合の寿命の低
下、ノイズ発生による他のＩＣの誤動作等の悪影響を及
＃よすことが考えられる。
以上述べた如く第１図に示した従来の論理グー値
ト回路は、電源電圧上昇時にその直が論理ゲート回路の
動作可能最低値に達した時瞬間的に大きな電源電流が流
れそれによりこの論理ゲートを用いたシステムの動作に
悪影響を及はすという欠点を有する。
動作可能最低値に達した時瞬間的に大きな電源電流が流
れそれによりこの論理ゲートを用いたシステムの動作に
悪影響を及はすという欠点を有する。
本発明はこのような事情Ｋａみてなされたもので従来回
路にみられた電流電圧上昇時にその値が論理ゲート回路
の動作可能最低値に達した瞬間に大電流が流れる現象を
防止した論理ゲート回路を提供することを目的とする。
路にみられた電流電圧上昇時にその値が論理ゲート回路
の動作可能最低値に達した瞬間に大電流が流れる現象を
防止した論理ゲート回路を提供することを目的とする。
本発明によればダイオードまたはトランジスタからなる
入力ゲート回路とエミッタ接地の出力トランジスタとの
間に位相反転トランジスタを挿入し、該位相反転トラン
ジスタのコレクタと前Ｗｅ出力トランジスタのコレクタ
との間に、出力バッファトランジスタを含む出力バッフ
ァ回路を有する論理ゲート回路において、電源電圧が前
記論理ゲート回路の動作可能な最低電圧より低い場合に
は導通状態Ｋ、且つ前記最低電圧より高い場合には遮断
状態になるようにベースがバイアスされたエミッタ接地
のトランジスタの出力信号により前記論理回路の出力ト
ランジスタの遮断または導通を制御し電源電圧上昇時の
瞬間的大電流のない論理ゲート回路が得られる。
入力ゲート回路とエミッタ接地の出力トランジスタとの
間に位相反転トランジスタを挿入し、該位相反転トラン
ジスタのコレクタと前Ｗｅ出力トランジスタのコレクタ
との間に、出力バッファトランジスタを含む出力バッフ
ァ回路を有する論理ゲート回路において、電源電圧が前
記論理ゲート回路の動作可能な最低電圧より低い場合に
は導通状態Ｋ、且つ前記最低電圧より高い場合には遮断
状態になるようにベースがバイアスされたエミッタ接地
のトランジスタの出力信号により前記論理回路の出力ト
ランジスタの遮断または導通を制御し電源電圧上昇時の
瞬間的大電流のない論理ゲート回路が得られる。
第２図は本発明の一実施例を示す回路図で、第１図に示
した従来回路と異なるところは、出力トランジスタ９の
ベースにコレクタが接続され、トランジスタ１７，１８
．１９及び抵抗２０，２１゜２２．２３より成るベース
バイアス回路を持ったエミッタ接地トランジスタ１６を
有することである。
した従来回路と異なるところは、出力トランジスタ９の
ベースにコレクタが接続され、トランジスタ１７，１８
．１９及び抵抗２０，２１゜２２．２３より成るベース
バイアス回路を持ったエミッタ接地トランジスタ１６を
有することである。
以下にこのような本発明ＴＴＬの動作について述べる。
電源電圧（Ｖｃｃ ）がトランジスタ１６のベース・エ
ミッタ間電圧（”ＢＦＱ＋ｃ＋）以下では電源電流（工
。。）は流れない。ＶＣＣが上昇してｖＢつ、１６に達
するとトランジスタ１６は抵抗２３全通してベース電流
が供給され導通状態となる。ここでトランジスタ９けベ
ースがトランジスタ１６のコレクタに接続されているた
めトランジスタ１６が導通状態にある間はベース電位が
トランジスタ１６のコレクタ・エミッタ間電圧（ＶＣＥ
Ｑ１６）となり遮断状態を保つ。さらにＶｃｃが上昇し
てトランジスタ５のベース・エミッタ間電圧（ＶＢＥＱ
ＩＩ ） ＋ＶＣＥＱ１６を越えるとトランジスタ５は
導通状態となる。この時トランジスタ１６は導通状態、
トランジスタ９は遮断状態、トランジスタ１７，１８．
１９も遮断状態にある。従来回路ではＶＣＣが上昇しト
ランジスタ５が導通状態となると同時にトランジスタ９
も導通状態となるためトランジスタ５のコレクタ電位が
低下するまでトランジスタ１１及び１３も導通状態とな
り瞬間的に大きなＩＯＣが流れたが、本発明回路でＩ／
１Ｖｃｃが上昇しトランジスタ５が導通状態となった時
点ではトランジスタ９は導通状態とはならないため大き
なＩＯＣが流れることはない。さらにＶＣＣが上昇しト
ランジスタ１７．１８゜１９０ベース・エミッタ間電圧
の和ＶＢＥＱ １７＋ＶＢＥＱ、＋ ＶＨＥＱ１９に達
するとトランジスタ１７．１８．１９は導通状態となり
そのためトランジスタ１６はベース電位がトランジスタ
１７のコレクタ・エミッタ間電圧Ｖ。。Ｑ１７へ低下し
遮断状態となる。トランジスタ１６が遮断状態となると
遮断状態にあったトランジスタ９はトランジスタ５より
ベース電流が供給されるようになり、初めて導通状態と
なる。
ミッタ間電圧（”ＢＦＱ＋ｃ＋）以下では電源電流（工
。。）は流れない。ＶＣＣが上昇してｖＢつ、１６に達
するとトランジスタ１６は抵抗２３全通してベース電流
が供給され導通状態となる。ここでトランジスタ９けベ
ースがトランジスタ１６のコレクタに接続されているた
めトランジスタ１６が導通状態にある間はベース電位が
トランジスタ１６のコレクタ・エミッタ間電圧（ＶＣＥ
Ｑ１６）となり遮断状態を保つ。さらにＶｃｃが上昇し
てトランジスタ５のベース・エミッタ間電圧（ＶＢＥＱ
ＩＩ ） ＋ＶＣＥＱ１６を越えるとトランジスタ５は
導通状態となる。この時トランジスタ１６は導通状態、
トランジスタ９は遮断状態、トランジスタ１７，１８．
１９も遮断状態にある。従来回路ではＶＣＣが上昇しト
ランジスタ５が導通状態となると同時にトランジスタ９
も導通状態となるためトランジスタ５のコレクタ電位が
低下するまでトランジスタ１１及び１３も導通状態とな
り瞬間的に大きなＩＯＣが流れたが、本発明回路でＩ／
１Ｖｃｃが上昇しトランジスタ５が導通状態となった時
点ではトランジスタ９は導通状態とはならないため大き
なＩＯＣが流れることはない。さらにＶＣＣが上昇しト
ランジスタ１７．１８゜１９０ベース・エミッタ間電圧
の和ＶＢＥＱ １７＋ＶＢＥＱ、＋ ＶＨＥＱ１９に達
するとトランジスタ１７．１８．１９は導通状態となり
そのためトランジスタ１６はベース電位がトランジスタ
１７のコレクタ・エミッタ間電圧Ｖ。。Ｑ１７へ低下し
遮断状態となる。トランジスタ１６が遮断状態となると
遮断状態にあったトランジスタ９はトランジスタ５より
ベース電流が供給されるようになり、初めて導通状態と
なる。
この時トランジスタ１６は遮断状態にあるので、１〜１
５より成る論理ゲート回路の動作には影響を与えない。
５より成る論理ゲート回路の動作には影響を与えない。
第３図は本発明の他の実施例を示す回路図でトランジス
タ１６のコレクタを好ましくはショットキ・ダイオード
２４．２４’を介して複数の論理ゲート回路の出力トラ
ンジスタ９，９′のベースにそれぞれ接続したものであ
る。ダイオード２４．２４’は動作時における論理ゲー
ト回路相互間の干渉を防ぐために挿入されている一方向
性素子であって論理和回路であるが、順方向電圧（ＶＦ
）とトランジスタ１６のコレクタ・エミッタ間両、圧（
ＶＣＩＱ １６ ）との和（ｖＦ＋Ｖｃ０）は出力トラ
ンジスタのベース・エミッタ間電圧（ｖＢＥ９）より小
さけれはよくその種類は問わない。
タ１６のコレクタを好ましくはショットキ・ダイオード
２４．２４’を介して複数の論理ゲート回路の出力トラ
ンジスタ９，９′のベースにそれぞれ接続したものであ
る。ダイオード２４．２４’は動作時における論理ゲー
ト回路相互間の干渉を防ぐために挿入されている一方向
性素子であって論理和回路であるが、順方向電圧（ＶＦ
）とトランジスタ１６のコレクタ・エミッタ間両、圧（
ＶＣＩＱ １６ ）との和（ｖＦ＋Ｖｃ０）は出力トラ
ンジスタのベース・エミッタ間電圧（ｖＢＥ９）より小
さけれはよくその種類は問わない。
本実施例の効果は先に説明しだ一実施例と同様であるほ
か、複数の論理〜ゲート回路を含む場合に回路構成が簡
単になる効果もある。
か、複数の論理〜ゲート回路を含む場合に回路構成が簡
単になる効果もある。
以上述べたように本発明によれは、電源電圧上昇時にそ
の値が論理ゲート回路の動作可能な最低仙に達Ｉ７た際
に発生する瞬間的な大電流の発生が防止されるので、論
理ゲート回路の信頼性が改善される効果がある。
の値が論理ゲート回路の動作可能な最低仙に達Ｉ７た際
に発生する瞬間的な大電流の発生が防止されるので、論
理ゲート回路の信頼性が改善される効果がある。
第１図は従来のＴＴＬの代表例を示す回路接続図、第２
図は本発明論理ゲート回路の一実施例を示す回路接続図
、第３図は本発明論理ゲート回路の他の実施例を示す回
路接続図である。 １・・・・・・入力端子部、２・・・・・・入力ショッ
トキ・バリアダイオード、３，４，６，７，１０，１２
゜２０．２１．２２．２３・・・・・・抵抗、５．８，
９゜１１．１３，１６，１７，１８，１９．９’・・・
・・・トランジスタ、２４．２４’・°°パ・ショット
キ・バリアダイオード、１４・・・・・・電源端子、１
５・・・・・・出力端子。
図は本発明論理ゲート回路の一実施例を示す回路接続図
、第３図は本発明論理ゲート回路の他の実施例を示す回
路接続図である。 １・・・・・・入力端子部、２・・・・・・入力ショッ
トキ・バリアダイオード、３，４，６，７，１０，１２
゜２０．２１．２２．２３・・・・・・抵抗、５．８，
９゜１１．１３，１６，１７，１８，１９．９’・・・
・・・トランジスタ、２４．２４’・°°パ・ショット
キ・バリアダイオード、１４・・・・・・電源端子、１
５・・・・・・出力端子。
Claims (1)
- ダイオードまたはトランジスタからなる入力ゲート回路
とエミッタ接地の出力トランジスタとの間に位相反転ト
ランジスタを挿入し、該位相反転トランジスタのコレク
タと前記出力トランジスタのコレクタとの間に出力バッ
７アトランジスタを含む出カバソファ回路を有する論理
ゲート回路において、電源電圧が前記論理ゲート回路の
動作可能な最低電圧より低い場合には導通状態に、且つ
前記最低電圧より高い場合には遮断状態になるようにベ
ースがバイアスされたエミッタ接地のトランジスタの出
力信号により前記論理回路の出力トランジスタの遮断ま
たは導通を制御する手段を備えてなることを特徴とする
論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12388682A JPS5915331A (ja) | 1982-07-16 | 1982-07-16 | 論理ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12388682A JPS5915331A (ja) | 1982-07-16 | 1982-07-16 | 論理ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5915331A true JPS5915331A (ja) | 1984-01-26 |
Family
ID=14871793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12388682A Pending JPS5915331A (ja) | 1982-07-16 | 1982-07-16 | 論理ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915331A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183858A (en) * | 1989-03-31 | 1993-02-02 | Takeda Chemical Industries, Ltd. | Core-shell polymer, production and use thereof |
| US5280076A (en) * | 1990-09-21 | 1994-01-18 | Takeda Chemical Industries, Ltd. | Core-shell polymer and its use |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
-
1982
- 1982-07-16 JP JP12388682A patent/JPS5915331A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US5183858A (en) * | 1989-03-31 | 1993-02-02 | Takeda Chemical Industries, Ltd. | Core-shell polymer, production and use thereof |
| US5290858A (en) * | 1989-03-31 | 1994-03-01 | Takeda Chemical Industries, Ltd. | Core-shell polymer, production and use thereof |
| US5280076A (en) * | 1990-09-21 | 1994-01-18 | Takeda Chemical Industries, Ltd. | Core-shell polymer and its use |
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