JPH0413853Y2 - - Google Patents
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- Publication number
- JPH0413853Y2 JPH0413853Y2 JP1979022667U JP2266779U JPH0413853Y2 JP H0413853 Y2 JPH0413853 Y2 JP H0413853Y2 JP 1979022667 U JP1979022667 U JP 1979022667U JP 2266779 U JP2266779 U JP 2266779U JP H0413853 Y2 JPH0413853 Y2 JP H0413853Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- base
- terminal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Logic Circuits (AREA)
Description
【考案の詳細な説明】
本考案はターンオン時間に比べ、ターンオフ時
間を遅くしたバイポーラ飽和形論理回路に関す
る。
間を遅くしたバイポーラ飽和形論理回路に関す
る。
従来より多用されている論理回路にはダイオー
ド・トランジスタ・ロジツク（以下DTLと略
記）、トランジスタ・トランジスタ・ロジツク
（以下TTLと略記）などがある。
ド・トランジスタ・ロジツク（以下DTLと略
記）、トランジスタ・トランジスタ・ロジツク
（以下TTLと略記）などがある。
第１図にTTLの基本回路であるNAND回路を
示す。
示す。
この種の回路の伝搬遅延時間は、出力トランジ
スタＱ３がオンして出力レベルが高レベルから低
レベルに変わるターンオン時間と出力トランジス
タＱ３がオフして出力レベルが低レベルから高レ
ベルに変わるターンオフ時間がほぼ等しい。した
がつて片方の遅延時間がもう一方の遅延時間より
あきらかに遅い、もしくは速い回路が必要な場
合、第１図の回路を使用することは望ましくな
い。
スタＱ３がオンして出力レベルが高レベルから低
レベルに変わるターンオン時間と出力トランジス
タＱ３がオフして出力レベルが低レベルから高レ
ベルに変わるターンオフ時間がほぼ等しい。した
がつて片方の遅延時間がもう一方の遅延時間より
あきらかに遅い、もしくは速い回路が必要な場
合、第１図の回路を使用することは望ましくな
い。
例えば“１”レベル、“０”レベルおよび“高
インピーダンス”の３つの状態をとり得るいわゆ
る３−ステート出力回路と、その出力制御用回路
からなる論理回路に於いて、出力が“１”または
“０”レベルから“高インピーダンス”状態に変
化する時間tpHZ、tpLZを速くし、逆に出力が
“高インピーダンス”状態から“１”または“０”
レベルに変化する時間tpZH、tpZLを遅くする必
要がしばしば生ずる。このような場合上記出力制
御用回路として、第１図の回路を用いるかわり
に、インバータ２個と否定論理和回路の計３個の
ゲート回路を第２図に示すように構成して３−ス
テート回路を制御する。すなわち、インバータ２
段の遅延時間を利用してこの機能を得ることが多
い。
インピーダンス”の３つの状態をとり得るいわゆ
る３−ステート出力回路と、その出力制御用回路
からなる論理回路に於いて、出力が“１”または
“０”レベルから“高インピーダンス”状態に変
化する時間tpHZ、tpLZを速くし、逆に出力が
“高インピーダンス”状態から“１”または“０”
レベルに変化する時間tpZH、tpZLを遅くする必
要がしばしば生ずる。このような場合上記出力制
御用回路として、第１図の回路を用いるかわり
に、インバータ２個と否定論理和回路の計３個の
ゲート回路を第２図に示すように構成して３−ス
テート回路を制御する。すなわち、インバータ２
段の遅延時間を利用してこの機能を得ることが多
い。
上述のごとく両者の遅延時間に差をもたすに
は、少なくともゲート２個余分に必要であつた。
は、少なくともゲート２個余分に必要であつた。
本考案の目的は、通常の飽和形論理回路に数個
の素子を追加するのみで出力が低レベルから高レ
ベルに変わるターンオフ時間が出力が高レベルか
ら低レベルに変わるターンオン時間に対して一定
の遅延時間を有する出力を提供するようにしたバ
イポーラ飽和形論理回路を提供することである。
の素子を追加するのみで出力が低レベルから高レ
ベルに変わるターンオフ時間が出力が高レベルか
ら低レベルに変わるターンオン時間に対して一定
の遅延時間を有する出力を提供するようにしたバ
イポーラ飽和形論理回路を提供することである。
本考案によれば、ベースが入力端子に接続さ
れ、コレクタが負荷を介して電源の一方の端子に
接続された第１のトランジスタと、ベースがこの
第１のトランジスタのコレクタに接続され、コレ
クタが電源の一方の端子に接続され、エミツタが
出力端子に接続された第２のトランジスタと、ベ
ースが第１のトランジスタのエミツタに接続さ
れ、エミツタが電源の他方の端子に接続され、コ
レクタが出力端子に接続された第３のトランジス
タと、エミツタが第１のトランジスタのコレクタ
に接続され、ベースが第１の抵抗を介して電源の
一方の端子に接続された第４のトランジスタと、
ベースが第４のトランジスタのコレクタに直流的
に接続され、エミツタが電源の他方の端子に直流
的に接続され、コレクタが電源の一方の端子に第
２の抵抗を介して接続された第５のトランジスタ
と、第３のトランジスタのベースと第５のトラン
ジスタのコレクタとの間に接続されたダイオード
とを有し、第４のトランジスタのコレクタと接地
点との間に容量成分を持たせることにより、第１
のトランジスタがオフしてから所定時間後に第３
のトランジスタがオフするようにしたことを特徴
とするバイポーラ飽和形論理回路が得られる。
れ、コレクタが負荷を介して電源の一方の端子に
接続された第１のトランジスタと、ベースがこの
第１のトランジスタのコレクタに接続され、コレ
クタが電源の一方の端子に接続され、エミツタが
出力端子に接続された第２のトランジスタと、ベ
ースが第１のトランジスタのエミツタに接続さ
れ、エミツタが電源の他方の端子に接続され、コ
レクタが出力端子に接続された第３のトランジス
タと、エミツタが第１のトランジスタのコレクタ
に接続され、ベースが第１の抵抗を介して電源の
一方の端子に接続された第４のトランジスタと、
ベースが第４のトランジスタのコレクタに直流的
に接続され、エミツタが電源の他方の端子に直流
的に接続され、コレクタが電源の一方の端子に第
２の抵抗を介して接続された第５のトランジスタ
と、第３のトランジスタのベースと第５のトラン
ジスタのコレクタとの間に接続されたダイオード
とを有し、第４のトランジスタのコレクタと接地
点との間に容量成分を持たせることにより、第１
のトランジスタがオフしてから所定時間後に第３
のトランジスタがオフするようにしたことを特徴
とするバイポーラ飽和形論理回路が得られる。
次に本考案の実施例を説明する。
第３図は本考案の一実施例を示す回路接続図
で、TTL NAND回路に本考案を適用したもの
であるが、位相分割段トランジスタQ2のコレク
タ３に新たにトランジスタQ7のエミツタを接続
し、トランジスタQ7のベースは抵抗R7を介して
電源６に接続され、コレクタはトランジスタＱ８
のベースに直接接続されるとともにコンデンサＣ
１を介して接地されている。トランジスタQ8の
エミツタはレベルシフトダイオードD1を介して
接地され、コレクタは抵抗R8を介して電源６に、
又ダイオードD2を介してトランジスタQ2のエミ
ツタとトランジスタQ3のベースの接続点４に接
続されている。すなわち、出力トランジスタQ3
のベース（制御電極）には位相分割段トランジス
タQ2と並行して抵抗R8およびダイオードD2によ
り電流を供給する手段が設けられている。
で、TTL NAND回路に本考案を適用したもの
であるが、位相分割段トランジスタQ2のコレク
タ３に新たにトランジスタQ7のエミツタを接続
し、トランジスタQ7のベースは抵抗R7を介して
電源６に接続され、コレクタはトランジスタＱ８
のベースに直接接続されるとともにコンデンサＣ
１を介して接地されている。トランジスタQ8の
エミツタはレベルシフトダイオードD1を介して
接地され、コレクタは抵抗R8を介して電源６に、
又ダイオードD2を介してトランジスタQ2のエミ
ツタとトランジスタQ3のベースの接続点４に接
続されている。すなわち、出力トランジスタQ3
のベース（制御電極）には位相分割段トランジス
タQ2と並行して抵抗R8およびダイオードD2によ
り電流を供給する手段が設けられている。
第３図においていま入力１が“１”レベルであ
る時、トランジスタQ2およびQ3は共に導通して
おり、３の電位はVBEQ3（on）＋VCEQ2（on）
（たゞし、VBEQ3（on）はトランジスタQ3の導通
時のベース・エミツタ間電圧、VCEQ2（on）はト
ランジスタQ2の導通時のコレクタ・エミツタ間
電圧）であるから、トランジスタQ7は導通状態、
トランジスタQ8は遮断状態にあり、抵抗R8を流
れる電流i1は、ダイオードD2を流れ、出力トラン
ジスタQ3のベースに供給されている。
る時、トランジスタQ2およびQ3は共に導通して
おり、３の電位はVBEQ3（on）＋VCEQ2（on）
（たゞし、VBEQ3（on）はトランジスタQ3の導通
時のベース・エミツタ間電圧、VCEQ2（on）はト
ランジスタQ2の導通時のコレクタ・エミツタ間
電圧）であるから、トランジスタQ7は導通状態、
トランジスタQ8は遮断状態にあり、抵抗R8を流
れる電流i1は、ダイオードD2を流れ、出力トラン
ジスタQ3のベースに供給されている。
ここで入力１が“１”レベルから“０”レベル
に立下つた場合を考える。第１図の従来回路にお
いては、トランジスタQ2、およびQ3は比較的速
やかに遮断し、出力５の電位は、トランジスタ
Q2のコレクタ３の立ち上がりに伴つて上昇する。
に立下つた場合を考える。第１図の従来回路にお
いては、トランジスタQ2、およびQ3は比較的速
やかに遮断し、出力５の電位は、トランジスタ
Q2のコレクタ３の立ち上がりに伴つて上昇する。
しかし第３図の本考案回路においては、トラン
ジスタQ2が遮断しても、トランジスタQ8が遮断
状態から導通状態に切り換わるまでは、電流i1
は、まだトランジスタQ3のベースに流れていて、
出力は“０”レベルを保持している。
ジスタQ2が遮断しても、トランジスタQ8が遮断
状態から導通状態に切り換わるまでは、電流i1
は、まだトランジスタQ3のベースに流れていて、
出力は“０”レベルを保持している。
詳述すると、トランジスタQ2が遮断状態にな
ると抵抗R7を流れる電流i2はまずはじめはトラン
ジスタQ7のベース・エミツタの経路で流れてい
るため、トランジスタQ2のコレクタ３の電位は
抵抗R2、およびR7によつて上昇する。この点が
上昇してゆくと、トランジスタQ7はしだいに逆
方向トランジスタ動作となり、電流i2はこんどは
トランジスタQ7のベース・コレクタの経路を流
れ、トランジスタＱ７のコレクタと接地点との間
に接続されているコンデンサＣ１の容量が充電さ
れた後、トランジスタＱ８のベース７の電位が上
昇する。その後、７の電位がVD1（on）＋VBEQ8
（on）（ただし、VD1（on）およびVBEQ8（on）は
それぞれダイオードD1の順方向電圧およびトラ
ンジスタQ8の導通時のベース・エミツタ間電圧
である。）まで達すると、トランジスタQ8が導通
し、電流i1はバイパスしてトランジスタQ8のコレ
クタ電流となるため、出力トランジスタQ3は遮
断状態となる。
ると抵抗R7を流れる電流i2はまずはじめはトラン
ジスタQ7のベース・エミツタの経路で流れてい
るため、トランジスタQ2のコレクタ３の電位は
抵抗R2、およびR7によつて上昇する。この点が
上昇してゆくと、トランジスタQ7はしだいに逆
方向トランジスタ動作となり、電流i2はこんどは
トランジスタQ7のベース・コレクタの経路を流
れ、トランジスタＱ７のコレクタと接地点との間
に接続されているコンデンサＣ１の容量が充電さ
れた後、トランジスタＱ８のベース７の電位が上
昇する。その後、７の電位がVD1（on）＋VBEQ8
（on）（ただし、VD1（on）およびVBEQ8（on）は
それぞれダイオードD1の順方向電圧およびトラ
ンジスタQ8の導通時のベース・エミツタ間電圧
である。）まで達すると、トランジスタQ8が導通
し、電流i1はバイパスしてトランジスタQ8のコレ
クタ電流となるため、出力トランジスタQ3は遮
断状態となる。
したがつてトランジスタQ2が遮断状態となつ
ても出力５の電位はトランジスタQ2のコレクタ
３の電位に追随して上昇はせず、所定の遅延時間
の後上昇することになる。
ても出力５の電位はトランジスタQ2のコレクタ
３の電位に追随して上昇はせず、所定の遅延時間
の後上昇することになる。
すなわち、本考案回路によれば、第１図の回路
より出力トランジスタの遮断状態となるのが遅く
なり、それだけターンオフ時間を遅らせることが
できる。また、抵抗R2，R7，R8の抵抗値および
コンデンサC1の容量値を適当に選べば、所望の
遅延時間を得ることができる。入力１が“１”レ
ベルから“０”レベルに変化して上記所定の遅延
時間が経過した後は、トランジスタQ2はオフし
ており、抵抗R8からの電流I1はトランジスタQ8
を介して流れているのでトランジスタQ3のベー
ス電流はなく、トランジスタQ3もオフしている。
この状態で入力１が“０”レベルから“１”レベ
ルに変化すると、トランジスタQ2はオンしてト
ランジスタQ3にベース電流を供給しはじめるの
でトランジスタQ3はオンする。この時、抵抗R8
からの電流I1はまだトランジスタQ3のベースに流
れていないが、トランジスタQ3はトランジスタ
Q2からの電流でオンするので、このターンオン
時間は第１図の従来例のターンオン時間と変わる
ことはない。
より出力トランジスタの遮断状態となるのが遅く
なり、それだけターンオフ時間を遅らせることが
できる。また、抵抗R2，R7，R8の抵抗値および
コンデンサC1の容量値を適当に選べば、所望の
遅延時間を得ることができる。入力１が“１”レ
ベルから“０”レベルに変化して上記所定の遅延
時間が経過した後は、トランジスタQ2はオフし
ており、抵抗R8からの電流I1はトランジスタQ8
を介して流れているのでトランジスタQ3のベー
ス電流はなく、トランジスタQ3もオフしている。
この状態で入力１が“０”レベルから“１”レベ
ルに変化すると、トランジスタQ2はオンしてト
ランジスタQ3にベース電流を供給しはじめるの
でトランジスタQ3はオンする。この時、抵抗R8
からの電流I1はまだトランジスタQ3のベースに流
れていないが、トランジスタQ3はトランジスタ
Q2からの電流でオンするので、このターンオン
時間は第１図の従来例のターンオン時間と変わる
ことはない。
本考案はTTL回路のみでなく、シヨツトキー
TTL、DTL回路あるいは回路を構成するトラン
ジスタに必要に応じてシヨツトキーバリヤクラン
プを設けたものなどに適用でき、また、この回路
は前述した３−ステート出力の出力制御用回路の
ほかに、狹いクロツク最小パルス幅が要求される
順序回路のクロツク入力回路等に利用できる。
TTL、DTL回路あるいは回路を構成するトラン
ジスタに必要に応じてシヨツトキーバリヤクラン
プを設けたものなどに適用でき、また、この回路
は前述した３−ステート出力の出力制御用回路の
ほかに、狹いクロツク最小パルス幅が要求される
順序回路のクロツク入力回路等に利用できる。
以上の説明の如く、位相分割段トランジスタの
コレクタ接地電位および電源との間に上述の素子
を追加するのみで出力のターンオン時間を遅らせ
ることなしにターンオフ時間を容易に遅らせるこ
とができる。したがつて、従来のように個別に回
路を設ける必要がなく、回路を構成する素子数を
大幅に削減でき、その効果は大きいものである。
コレクタ接地電位および電源との間に上述の素子
を追加するのみで出力のターンオン時間を遅らせ
ることなしにターンオフ時間を容易に遅らせるこ
とができる。したがつて、従来のように個別に回
路を設ける必要がなく、回路を構成する素子数を
大幅に削減でき、その効果は大きいものである。
第１図はTTL NAND回路の回路接続図の一
例、第２図は３−ステート出力回路とそれを制御
する回路の論理図の一例、第３図は本考案の実施
例を示すTTL NAND回路の接続図である。 符号の説明、Q1〜Q8……トランジスタ、D1，
D2……ダイオード、R1〜R8……抵抗、１……入
力端子、５……出力端子、６……電源端子。
例、第２図は３−ステート出力回路とそれを制御
する回路の論理図の一例、第３図は本考案の実施
例を示すTTL NAND回路の接続図である。 符号の説明、Q1〜Q8……トランジスタ、D1，
D2……ダイオード、R1〜R8……抵抗、１……入
力端子、５……出力端子、６……電源端子。
Claims (1)
- ベースが入力端子に接続され、コレクタが負荷
を介して電源の一方の端子に接続された第１のト
ランジスタと、ベースが該第１のトランジスタの
コレクタに接続され、コレクタが前記電源の前記
一方の端子に接続され、エミツタが出力端子に接
続された第２のトランジスタと、ベースが前記第
１のトランジスタのエミツタに接続され、エミツ
タが前記電源の他方の端子に接続され、コレクタ
が前記出力端子に接続された第３のトランジスタ
と、エミツタが前記第１のトランジスタのコレク
タに接続され、ベースが第１の抵抗を介して前記
電源の前記一方の端子に接続された第４のトラン
ジスタと、ベースが前記第４のトランジスタのコ
レクタに直流的に接続され、エミツタが前記電源
の前記他方の端子に直流的に接続され、コレクタ
が前記電源の前記一方の端子に第２の抵抗を介し
て接続された第５のトランジスタと、前記第３の
トランジスタのベースと前記第５のトランジスタ
のコレクタとの間に接続されたダイオードとを有
し、前記第４のトランジスタのコレクタと接地点
との間に容量成分を持たせることにより、前記第
１のトランジスタがオフしてから所定時間後に前
記第３のトランジスタがオフするようにしたこと
を特徴とするバイポーラ飽和形論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979022667U JPH0413853Y2 (ja) | 1979-02-22 | 1979-02-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979022667U JPH0413853Y2 (ja) | 1979-02-22 | 1979-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55124939U JPS55124939U (ja) | 1980-09-04 |
| JPH0413853Y2 true JPH0413853Y2 (ja) | 1992-03-30 |
Family
ID=28857848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979022667U Expired JPH0413853Y2 (ja) | 1979-02-22 | 1979-02-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0413853Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910615B2 (ja) * | 1975-02-18 | 1984-03-10 | 日本電気株式会社 | 論理ゲ−ト回路 |
-
1979
- 1979-02-22 JP JP1979022667U patent/JPH0413853Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55124939U (ja) | 1980-09-04 |
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