JPS59155171A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59155171A JPS59155171A JP58028816A JP2881683A JPS59155171A JP S59155171 A JPS59155171 A JP S59155171A JP 58028816 A JP58028816 A JP 58028816A JP 2881683 A JP2881683 A JP 2881683A JP S59155171 A JPS59155171 A JP S59155171A
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- substrate
- concentration
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に電界効果半導体装置の保＠構
造に関するものである。
造に関するものである。
ＭＯＳ［界効果半導体装置（以下、ＭＯＳ−ＦＥＴと略
す）は、ゲートとして極めて薄く（例えば１０００Ａ以
下）、極めて高抵抗（１０〜１００ｃｍ）な絶縁層を用
いている為、静電気等の高電圧が、このゲート絶縁層に
印加されると耐圧劣化や破壊を生じ易い。この為、ＭＯ
Ｓ−ＦＥＴでは、保護対策としてダイオードや抵抗など
のゲート保護素子を付加する対策が取られ°Ｃいる。例
えは、入力電極とＭＯＳ−Ｆ’ＢＴのゲート電極とを基
板とは逆導電型の領域で接続し、この領域を抵抗素子と
して使いかつＰＮ接合を保護用ダイオードとして使うも
のである。しかしながら、基板濃度が低いためＰＮ接合
のブレークダウン電圧が高く、また基板抵抗が存在する
ことになる。この結、来、従来の構造による保護効果は
充分とはいえなかった。
す）は、ゲートとして極めて薄く（例えば１０００Ａ以
下）、極めて高抵抗（１０〜１００ｃｍ）な絶縁層を用
いている為、静電気等の高電圧が、このゲート絶縁層に
印加されると耐圧劣化や破壊を生じ易い。この為、ＭＯ
Ｓ−ＦＥＴでは、保護対策としてダイオードや抵抗など
のゲート保護素子を付加する対策が取られ°Ｃいる。例
えは、入力電極とＭＯＳ−Ｆ’ＢＴのゲート電極とを基
板とは逆導電型の領域で接続し、この領域を抵抗素子と
して使いかつＰＮ接合を保護用ダイオードとして使うも
のである。しかしながら、基板濃度が低いためＰＮ接合
のブレークダウン電圧が高く、また基板抵抗が存在する
ことになる。この結、来、従来の構造による保護効果は
充分とはいえなかった。
本発明の目的は、保護効果を充分に高めた構造を有する
半導体装置を提供することにある。
半導体装置を提供することにある。
本発明は、基板とは逆導電型で内部素子保護のために設
けられた第１領域と、該領域とＰＮ接合を構成しかつ基
板よりも高濃度の第２領域とを有 １し、この第２領域
から基板用電極が取り出されていることを特徴とする。
けられた第１領域と、該領域とＰＮ接合を構成しかつ基
板よりも高濃度の第２領域とを有 １し、この第２領域
から基板用電極が取り出されていることを特徴とする。
このように、本発明によれば、第２領域の存在によりブ
レークダウン電圧が低く、かつ基板用電極への抵抗も小
さくなって、保護効果はより一層高まる。
レークダウン電圧が低く、かつ基板用電極への抵抗も小
さくなって、保護効果はより一層高まる。
以下、本発明を従来技術と共に図面を参照して詳細に説
明する。
明する。
第１図は、一般的にＭＯＳ−ＦＥＴの入力保護回路の等
価回路図である。すなわち、ＭＯＳ−ＦＥＴ５のゲート
電極と入力端子ｌとに保護抵抗素子４が設けられ、これ
は抵抗６（ＲＩＮ）とＰＮ接合ダイオード２（Ｄ）で示
すことができる。ここで、従来より用いられている保護
抵抗素子は、第２図の平面パターン図及び第３図の断面
図で示すものであり、Ｐ不純物拡散による抵抗領域１１
とＮ型半導体基板１２との間に等価的に入るダイオード
２と組合わせてＭＯＳ−ＦＥＴ５を保護している。
価回路図である。すなわち、ＭＯＳ−ＦＥＴ５のゲート
電極と入力端子ｌとに保護抵抗素子４が設けられ、これ
は抵抗６（ＲＩＮ）とＰＮ接合ダイオード２（Ｄ）で示
すことができる。ここで、従来より用いられている保護
抵抗素子は、第２図の平面パターン図及び第３図の断面
図で示すものであり、Ｐ不純物拡散による抵抗領域１１
とＮ型半導体基板１２との間に等価的に入るダイオード
２と組合わせてＭＯＳ−ＦＥＴ５を保護している。
クダウン電圧）も（３０〜５０ｖ）と高く、又、高濃度
領域１０を介する基板用電極１３とダイオード２との間
にはシリーズ抵抗３（几８ＴＪｌｌ）（第１図）が等価
的に付加されている。この為、ゲート保護としてＧ不十
分なものであった。
領域１０を介する基板用電極１３とダイオード２との間
にはシリーズ抵抗３（几８ＴＪｌｌ）（第１図）が等価
的に付加されている。この為、ゲート保護としてＧ不十
分なものであった。
本発明は、この抵抗によるゲート保護効果を子分に生か
しながら、基板と抵抗領域との等価的なダイオードの耐
圧を下げ、且つ、基板とダイオード間のシリーズ抵抗を
小さくする様な構造の保護抵抗素子を作り、破壊強度を
より向上させようとするものである。
しながら、基板と抵抗領域との等価的なダイオードの耐
圧を下げ、且つ、基板とダイオード間のシリーズ抵抗を
小さくする様な構造の保護抵抗素子を作り、破壊強度を
より向上させようとするものである。
第４図は本発明の一実施例による保護抵抗素子のパター
ン図であり、第５図はその断面図である。
ン図であり、第５図はその断面図である。
第４図及び第５図から分かる通り、Ｐ＋不純物拡散によ
る抵抗領域１１で外部端子ｌに接続される方（電極１４
側）のＰ＋領域周囲には、基板と同一不純物で濃度の高
い１拡散層１０が配されておシー抵抗領域で電極１３′
の周囲の接合だけ耐圧を低くしている。また、高濃度領
域１０は電極１４の取り出し部を包囲するようにこれと
接して形成されているので、一箇所が早くブレークダウ
ンして電流が集中するのも防止する。しかも、Ｎ＋拡散
層１０から直接、Ｎ型半導体基板１２の電極１３を取り
出しているから、電極１４−１３間のシリーズ抵抗も下
げている。
る抵抗領域１１で外部端子ｌに接続される方（電極１４
側）のＰ＋領域周囲には、基板と同一不純物で濃度の高
い１拡散層１０が配されておシー抵抗領域で電極１３′
の周囲の接合だけ耐圧を低くしている。また、高濃度領
域１０は電極１４の取り出し部を包囲するようにこれと
接して形成されているので、一箇所が早くブレークダウ
ンして電流が集中するのも防止する。しかも、Ｎ＋拡散
層１０から直接、Ｎ型半導体基板１２の電極１３を取り
出しているから、電極１４−１３間のシリーズ抵抗も下
げている。
従って、本発明による保護抵抗素子を第１図の４として
採用した場合、外部端子１と基板９０間に静電パルスが
印加されると、その放電ルートは外部端子に接続される
電極１４からその周囲の耐圧の低い接合だけを介し、か
つ抵抗値の低い高濃度Ｎ＋拡散領域１０を通って基板電
極１３／に抜ける。
採用した場合、外部端子１と基板９０間に静電パルスが
印加されると、その放電ルートは外部端子に接続される
電極１４からその周囲の耐圧の低い接合だけを介し、か
つ抵抗値の低い高濃度Ｎ＋拡散領域１０を通って基板電
極１３／に抜ける。
よっ°Ｃ１第１図で抵抗領域１１を介して電極１５′に
接続されたＭＯＳ−ＦＥＴには、高電圧がかからず大き
な耐破壊特性が得られる。
接続されたＭＯＳ−ＦＥＴには、高電圧がかからず大き
な耐破壊特性が得られる。
第６図は、本発明による保護抵抗素子をＭＯＳ−ＦＥＴ
５のドレインと外部出力端子１８との間に挿入した例で
あるが、保護抵抗素子の周囲に高濃度虻拡散を配した方
の電極１４（第５図）を外部出力端子１８に、他方の電
極１５をＭＯＳ−ＦＥＴ５のドレイ／にそれぞれ接続し
そいる゛。この例で、外部端子１８と基板９の間に静電
パルスが印加された場合、ＭＯＳ−ＦＥＴ５のドレイン
対ソース間、又はドレイン対ゲート間を前述した理由に
より保護して大きな耐破壊特性を得る事が出場る。尚、
第６図で示した抵抗３が非常に小さな値になることは上
述のとおりである。
５のドレインと外部出力端子１８との間に挿入した例で
あるが、保護抵抗素子の周囲に高濃度虻拡散を配した方
の電極１４（第５図）を外部出力端子１８に、他方の電
極１５をＭＯＳ−ＦＥＴ５のドレイ／にそれぞれ接続し
そいる゛。この例で、外部端子１８と基板９の間に静電
パルスが印加された場合、ＭＯＳ−ＦＥＴ５のドレイン
対ソース間、又はドレイン対ゲート間を前述した理由に
より保護して大きな耐破壊特性を得る事が出場る。尚、
第６図で示した抵抗３が非常に小さな値になることは上
述のとおりである。
以上の結果より本発明を採用した保護抵抗素子は、従来
のものに比べ、その保護効果が数倍大きく、半導体装置
、特にＭＯＳ−ＦＥＴの耐破壊特性を大幅に向上させる
事が出来る。
のものに比べ、その保護効果が数倍大きく、半導体装置
、特にＭＯＳ−ＦＥＴの耐破壊特性を大幅に向上させる
事が出来る。
尚、基板用電極はＮ＋領域１０が取り出し、かつこれか
ら離間した所にも形成してもよい。
ら離間した所にも形成してもよい。
第１図は、一般に用いられている保護抵抗素子を用いた
ＭＯＳ−ＦＥＴの入力保護回路の等価回路図である。 第２図は、従来の保護抵抗素子のパターン図、第３図は
第２図のＡ−Ａ’面に於ける断面図である。 第４図は、本発明の一実施例による保護抵抗素子のパタ
ーン図、第５図は第４図のＡ−Ａ’面に於ける断面図で
ある。 第６図は、本発明の保護抵抗素子をＭＯＳ−ＦＥＴの出
力保護として採用した場合の等価回路図である。 ｌ、１８・・・・・・外部端子、２・・・・・・保護抵
抗領域と基板との間の等制約なダイオード、３・・・・
・・接合から基板までのシリーズ抵抗、４・・・・・・
保護抵抗素子、５・・・・・・ＭＯＳ−ＦＥＴ、９・・
・・・・基板の外部端子、１０・・・・・・高濃度なＮ
＋不純物領域、１１・・・・・・Ｐ＋不純物領域、１２
・・・・・・Ｎ型半導体基板、１３，１４．１５・°°
・・・コンタクト窓、１３’ 、 １４’ 、 １５’
・・・・・・電極、１６・・・・・・接合、１７・・・
・・・シリコン酸化膜。 第１閉 第２図 第３（２）
ＭＯＳ−ＦＥＴの入力保護回路の等価回路図である。 第２図は、従来の保護抵抗素子のパターン図、第３図は
第２図のＡ−Ａ’面に於ける断面図である。 第４図は、本発明の一実施例による保護抵抗素子のパタ
ーン図、第５図は第４図のＡ−Ａ’面に於ける断面図で
ある。 第６図は、本発明の保護抵抗素子をＭＯＳ−ＦＥＴの出
力保護として採用した場合の等価回路図である。 ｌ、１８・・・・・・外部端子、２・・・・・・保護抵
抗領域と基板との間の等制約なダイオード、３・・・・
・・接合から基板までのシリーズ抵抗、４・・・・・・
保護抵抗素子、５・・・・・・ＭＯＳ−ＦＥＴ、９・・
・・・・基板の外部端子、１０・・・・・・高濃度なＮ
＋不純物領域、１１・・・・・・Ｐ＋不純物領域、１２
・・・・・・Ｎ型半導体基板、１３，１４．１５・°°
・・・コンタクト窓、１３’ 、 １４’ 、 １５’
・・・・・・電極、１６・・・・・・接合、１７・・・
・・・シリコン酸化膜。 第１閉 第２図 第３（２）
Claims (1)
- 半導体基体とは逆導電型で内部素子の保護のために設け
られた第１の領域と、該第１の領域とＰＮ接合を構成し
かつ前記基体よりも不純物濃度が高い第２の領域とを有
し、該第２の領域から基体用電極が取り出されているこ
とを１＃微とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028816A JPS59155171A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028816A JPS59155171A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155171A true JPS59155171A (ja) | 1984-09-04 |
Family
ID=12258927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028816A Pending JPS59155171A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155171A (ja) |
-
1983
- 1983-02-23 JP JP58028816A patent/JPS59155171A/ja active Pending
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