JPS5915558B2 - デジタル式ト−ン信号デコ−ダ装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル式トーン信号デコーダ装置に関する。

トーン信号の信号化は一般に通信装置に用いられており
、これにより特定の局のみが呼出しに応答するアドレス
を形成するようにしている。

このような通信装置は所望のトーン信号周波数に応答す
るトーン信号フイルタ素子を利用しているデコーダ装置
を含んでいる。これらフイルタ素子としては共振リード
装置、能動フイルタまたは他の高価な素子があるが、各
トーン信号に関する分離素子を設けることが必要となる
ためデコーダ装置が比較的高価となつてしまう。各デコ
ーダ装置の応答周波数を変えるためには、フイルタ素子
を変えることが必要であり従つて相対的にデコーダ装置
の主要部を変化させることが必要となる。また、これら
デコーダ装置は唯一個のトーン符号形態またはシーケン
スで使用して好適であるが異なる符号で作動するように
変更することは容易にはできない。既知のトーン信号検
出器は所要に応じた感度特性および選択特性を具えてい
ない。

選択度の高いリード装置は、高価に加えて大型であるた
め、小型の装置への使用には適さないものである。さら
に、既知のデコーダ装置は単一の大規模集積回路チツプ
の形態として形成することができない。このためデコー
ダ装置は高価となりあるトーン信号信号化装置に使用し
て好適ではない。本発明の目的はデジタル信号処理技術
を利用し単一集積回路チツプとして形成するのに適した
一般的目的を有するトーン信号デコーダを改良するトー
ン信号デコーダ装置を提供するにある。

本発明の他の目的はトーン信号の選択（または選別）を
周期の比較で行ない許容周波数限界外の信号を無限に減
衰する高精度のトーン信号周波数通過帯域および装置特
性を有するデジタル式トーン信号デコーダ装置を提供す
るにある。本発明のさらに他の目的は、アドレス符号を
デジタル的にプログラミングしおよび装置の主要構成成
分を変えることなく容易にアドレス符号を変えることが
できるトーン信号デコーダ装置を提供せんとするにある
。

本発明の実施に際し、入力トーン信号で内部信号発振器
をロツクすることにより雑音が▲波された処理用信号を
形成する位相ロツクループ回路を設ける。

この信号発振器が入力トーン信号と位相同期している場
合には、デコーダ装置の論理制御回路にロツク信号を供
給する。このデコーダ装置はこの制御回路によつて作動
されるタイミング回路および周期測定回路を含み、これ
らタイミング回路および周期測定回路は相俟つて内部信
号発振器の周期を直接測定することによつて入力信号の
周波数を決定することができる。周期測定回路はゲート
を含み、このゲートは信号発振器のＮサイクル毎に正確
に開いてタイミング回路中の基準発振器からのクロック
パルスを周期カウンタに送給する。パルスの個数はトー
ン信号の周期および周波数の目安を与える。アドレス符
号装置を周期測定回路および制御回路に結合し、周期計
数器からの計数を予め設定した情報と比較し、この計数
がデコーダが応答しようとするトーン信号に相応した場
合制御回路に出力信号を供給するように構成する。タイ
ミング回路は制御回路にタイミング情報および可聴警報
音をシンセサイズするために使用する信号を供給する。
アドレス符号装置は周期測定回路の周期計数器に接続し
た周期計数選択器、特定のトーン信号またはトーン信号
シーケンスを表わす情報をプリセツトする符号メモリを
有する符号プラグおよびこの符号プラグを周期計数選択
器に接続するインタフエース回路を含むことができる。

アドレス符号装置を、各トーン信号に対して周期は制御
されるが、符号プラグにデジタル形態でプログラムされ
る単一トーン信号、トーン信号シーケンスまたはトーン
信号シーケンス群に応答せしめることができる。トーン
信号選択は測定周期情報をデジタル処理しこれを周期限
界（帯域端）と比較することによつて達成することがで
きる。論理制御回路は異なるトーン信号シーケンスまた
はシーケンス群に対して適切なタイミングを与えるもの
である。以下、図面により本発明の実施例を説明する。
第１図は本発明のデジタル式トーン信号デコーダを示す
基本的プロツク図である。デコーデイングされるべき入
力トーン信号を位相ロツクループ回路１０に供給する。
この位相ロツクループ回路（位相ロツクループと称する
）はこの人力信号を▲波して入力信号のレプリカである
ほぼ無雑音の信号を形成する。この位相ロツクループは
雑音入力信号で作動し得、デコーダに供給されるトーン
信号から残音を沢波して除去する。▲波されたトーン信
号を周期測定回路１２に供給する。この周期測定回路に
はタイミング回路１１からクロツクパルスを供給する。
論理制御回路１４を位相ロツクループ１０、タイミング
回路１１、周期測定回路１２およびアドレス符号セルの
形態のアドレス符号装置１３に接続する。この位相ロツ
クループ１０を入力信号にロツクした場合には論理制御
回路１４にこの位相ロツクループ１０から信号を供給し
てデコーディング動作を開始させる。制御回路１４はタ
イミング回路１１および周期測定回路１２を作動するの
で、入力信号の所定のサイクル期間に周期測定回路にク
ロツクパルスを供給する。周期測定回路１２はクロツク
パルスを計数して計数情報を入力信号の１個以上の周波
数を表わすように設定したアドレス符号装置１３に供給
する。アドレス符号装置１３を論理制御回路１４に接続
してこの制御回路からアドレス符号装置で設定された周
波数に応答した出力を発生させる。タイミング回路１１
は周期測定回路１２にクロツクパルスを供給する上にさ
らにこの回路１２に対してタイミング情報を供給すると
共に警報音出力を形成するために使用する信号をも供給
する。第２図はデジタル式トーン信号デコーダを更に詳
細に示したプロツク図である。

位相ロツクループ１０は位相検波器３０、低域通過フイ
ルタ３１および電圧制御発振器３２を既知方法で接続し
て設ける。入力トーン信号および発振器３２からの信号
を位相検波器３０に供給し、この検波器で信号の比較を
行なつて低域通過フイルタ３１へ誤差電圧を供給する。
この▲波された誤差電圧を電圧制嶺発振器３２（以下Ｖ
ＣＯと称する）に供給してこれを制御するので、これは
この入力信号で位相ロツクされる。ロツク指示器３４を
位相検波器３０に結合して、例えば零に向かう誤差信号
によつて指示されて位相ロツクループがロツクされる場
合に信号を供給する。このロツク指示信号をロツク指示
器３４から論理制御回路１４に信号を供給する。タイミ
ング回路１１には１ＭＨｚの水晶発振器とし得る基準発
振器２１を設ける。

入力トーン信号の周波数よりも実質的に高い周波数を有
する任意好適な発振器を使用することができる。デコー
ダの精度を発振器２１の精度で決定するので、水晶発振
器を使用することにより高精度のデコーダを形成するこ
とができる。タイミング回路１１にはタイミング計数器
２２を設けこれにこの基準発振器２１からクロツクパル
スを供給する。このタイミング計数器２２は分周段を具
える論理制御回路１４にタイミングパルスを供給する。
周期測定回路１２は周期タイミングゲート２３を具え、
このゲートに発振器３２からの信号および発振器２１か
らのクロツクパルスを供給する。

このゲート２３の附勢を発振器３２がロツクしたとき制
御回路１４から生じた信号で行ない、このゲートの動作
により発振器３２のＮサイクル毎に確実にクロツクパル
スを通過させる。このゲート２３の出力を論理制御回路
１４で附勢される周期計数器に接続する。周期計数器２
４はこれに供給されるクロツクパルスを計数しおよび計
数表示するための複数の出力端子を有して供給されたト
ーン信号の周期と周波数との測定を行なう。第２図のア
ドレス符号装置１３は周期計数選択器２５を有し、その
入力端子を周期計数器２４の出力端子に接続する。

周期計数選択器を符号プラグインンタフエース回路２６
を経て符号プラグ２７に結合する。符号プラグ２７は周
期計数選択器２５と共同して作動して周期計数器２４か
ら生じる所定出力に応答して論理回路１４に信号を供給
する。論理制御回路１４はかかる信号に応答してデコー
ダ出力を発生すると共に警報音出力を発生することがで
きる。この警報音出力をタイミング計数器２２で形成さ
れたタイミング信号から導出する。第３Ａ，３Ｂ，３Ｃ
および３Ｄ図は相俟つて本発明のデジタル式トーン信号
デコーダの一実施例を示す図である。

これら図面では第２図に示した位相ロツクループ１０の
図示を省略している。第３Ａ図はタイミング回路１１の
発振器２１およびタイミング計数器２２、周期測定回路
１２の周期タイミングゲート２３および周期計数器２４
およびこれら間の相互接続を示す。第３Ａ図に示す構成
成分は第３Ｂ，３Ｃおよび３Ｄに示す構成成分と共同し
、その説明の便宜のために、これら構成成分間を接続す
る共通導線には同一符号を附して示す。基準発振器２１
はこの発振器の周波数制御素子である結晶装置４０を含
む。

所要に応じて異なる周波数を使用することができるが、
発振器周波数を１ＭＨｚとすることができる。発振器は
この発振器本体には第１反転増幅器４１を含ませると共
に、この発振器には信号レベルを増大させおよび所望波
形のクロツクパルスを形成する３個の追加の反転増幅器
４２，４３および４４を設ける。抵抗４５は発振器の直
流バイアス安定化に供するものである。基準発振器２１
からのクロツクパルスを３個の集積回路で形成した既知
構造とし得る分周器４７，４８および４９を含むタイミ
ング回路２２に供給する。

これら分周器は７段から成るが、全ての段から出力を導
出するものではない。分周器４７へのパルスは第３Ｄ図
に示すように論理制御回路１４のスイツチを経て供給す
る。クロツクパルスを基準発振器２１から端子５０へ供
給する。この端子５０を以下説明するもスイツチによつ
て端子５１に選択的に接続する。分周器４７，４８およ
び４９を制御回路１４から端子５２に供給した電位で附
勢する。分周器からの出力を論理制御回路１４に接続し
た導線５３ないし６１に供給する。基準発振器２１から
のクロツクパルスを導線４６を経て周期タイミングゲー
ト２３に供給する。位相ロツクルーブ１０（第２図参照
）のＶＣＯ３２からのトーン信号発振をゲート２３の入
力導線６５に供給する。この導線６５のトーン信号発振
をクロツクパルスとして「０」フリツプフロツプ６６に
供給すると共に周期タイミングゲート２３の主要素子で
ある２進計数器１０１に供給する。このゲートの動作の
説明に当つては、第３Ｄ図に示す論理制御回路１４への
接続およびこれとの共働作用を考慮する必要がある。位
相ロツクプール１０が入力トーン信号にロツクした場合
にロツク指示器３４（第２図参照）により論理制御回路
１４に信号が供給されてデコーダの論理動作が始動され
る。

トーン信号を受信して位相ロツクループ１０をロツクし
た時、ロツク指示器３４から導線６８に生じた出力は「
１」のレベルになる。導線６８のこの出力を論理制御回
路１４（第３Ｄ図参照）のナンドゲート６９に一入力と
して供給する。デコーダの初期状態においては、ナンド
ゲート６９の他の２つの入力を形成する導線７１および
１０２は「１」レベルとなる。従つて、導線６８の信号
が「１」レベルとなるとゲート６９の全入力が高いレベ
ルとなるからこのゲートの出力端子である導線１０３の
レベルは［０」となる。論理回路１４からの導線１０３
および７２はタイミングゲート２３のノアゲート７３の
入力端子を形成する。

線路１０３を「０」レベルとし、デコーダの初期状態に
おいて線路７２を「０」レベルとすると、ゲート７３の
出力端子である線路１０４は「１」レベルとなり、イン
バータ７４の出力端子である線路１０５は初期の「１」
レベルから「０」レベルとなる。フリツプフロツプ６６
のセツト入力端子に接続した線路１０５から「１」レベ
ルの信号を除去すると、このフリツプフロツプの強制セ
ツト条件が解除される。既に説明した通り、線路６５の
トーン信号発振をフリツプフロツプ６６に供給し、強制
セツト条件が解除された時、トーン信号発振波形の次の
正の遷移によつて線路７８におけるこのフリツプフロツ
プのＱ出力を「１」レベルから［０」レベルとすると共
に線路７９のＱ出力を［０」レベルから「１」レベルと
する。線路７８の信号をアンドゲート７６へ１入力とし
て供給する。このアンドゲートは論理制御回路１４と線
路７５を介して接続された第２入力端子を具えている。
この線路７５が高レベルすなわち「１」レベルにあり、
線路７８が「Ｏ］レベルにある場合にはアンドゲート７
６の出力は「Ｏ］レベルとなる。線路８０に生じるゲー
ト７６のこの出力はノアゲート８２に入力として供給さ
れる。尚、このゲートには線路４６を介して基準発振器
２１からクロツクパルスが供給されている。このため、
線路１０６を生じたノアゲート８２の出力はクロツクパ
ルスの波形に応じて「Ｏ」レベルおよび「１」レベル間
を振動する。上述した論理シーケンスの結果、ＶＣＯ３
２からのトーン信号波形の正の遷移から開始するある時
間隔中、基準発振器２１からのクロツクパルスを、周期
計数器２４の入力端子を形成する線路１０６に供給する
。

端子６５に供給されるトーン信号波形の各順次のサイク
ルの正の遷移期間中に、この波形が供給される計数器１
０１は計数を進める０この計数器が５の計数に到達する
と入力波形の４個の全サイクルを受けたことを指示し、
計数器の１−および４一出力端子の線路１０７および１
０８の両レベルは高くなる。このためナンドゲート１０
９の出力レベルは低くなるので、線路１１０は「Ｏ」レ
ベルとなる。この出力はダイオード１１１を経て線路１
０２の信号レベルを「０］レベルにする。この線路１０
２の「０」レベルが論理制御回路１４（第３Ｄ図参照）
のゲート６９に供給されるのでこのゲートの出力レベル
は高くなつて線路１０３には「１」レベルを供給する。
線路１０３に生じた「１］レベルを計数器１０１に供給
してこれをりセツトするので、その出力である線路１０
７および１０８は「０」レベルとなる。この線路１０３
の高レベルすなわち［１」レベルをノアゲート７３に供
給して線路１０４に接続した出力端子には「Ｏ」レベル
の信号を形成し、この「０」レベルによつて線路１０５
のインバータ７４の出力を［１］レベルに戻す。線路１
０５が「１」レベルとなるとフリツプフロツプ６６を設
定するので、このフリツプフロツプの出力である線路７
８の信号レベルは［１」となりおよび他方の出力である
線路７９の信号レベルは「０」となる。この期間中線路
７５の信号レベルぱ高いので、アンドゲート７６を経て
線路８０の信号レベルは「１」となる。線路８０の信号
レベルが「１」レベルとなると、ノアゲート８２からは
その出力線路１０６には［０」レベルの信号を形成する
ので、これに供給されるクロツク信号は４サイクルの端
縁において終了する。上述したシーケンスにより、ＶＣ
Ｏ３２からのトーン信号の一サイクルの開始すなわち正
の遷移時に線路４６からゲート８２を経て周期計数器２
４の入力端子１０６に供給されるクロツク信号をトーン
信号波形の４周期経過後に正確に除去することができる
。

従つて周期計数器２４に供給されてこれで計数されるク
ロツクパルスの個数は入力トーン信号波形の４サイクル
の時間隔すなわち周期長を表示する。この時間隔は入力
トーン信号の周波数の目安を与えるものである。以上４
周期の波形での動作を説明したけれども、所要に応じて
異なる個数の周期を使用することができる。周期計数器
２４は分周器８３および８４を有する。これら分周器と
しては既知装置を使用することができる。線路８０に生
じたアンドゲート７６の出力を遅延回路を経て分周器の
りセツト入力端子に供給するので、これら分周器は計数
動作の開始時にりセツトされる。周期計数器２４は１４
段の２進計数器を形成し、これら計数器段の出力端子は
線路８７ないし１００に接続され、計数器の状態はこれ
ら線路に生じる２進信号レベルで表示される。計数器２
４はこれに供給されるクロツクパルスを計数するので、
線路８７ないし１００の出力は供給されたクロツクパル
スの個数を表示する。これら線路は第３Ｂ図に示す周期
計数選択（又は選別）器２５に接続する。周期計数選別
器２５は周期計数器２４から線路８７ないし１００に生
じた２進信号をデコーデイングしてこれを変形し、よつ
て測定された周期を検出されるべきトーン信号の周期限
界と直接比較できるようにする。

第３Ｂ図に示すような周期計数選別器２５は３つの機能
プロツクすなわち周期計数デコーダ２８、トーン信号選
別器回路２９およびトーン信号選別器エンコーダ３８を
有する。周期計数デコーダ２８は３個の４線対１６線２
進対１６進デコーダと１個の２線対４線２進デコーダを
含み、これらデコーダを用いて周期計数器２４の計数を
トーン信号選別回路２９に用いられ得る形態に変換する
。各１６進デコーダは計数器２４からの出力線に接続し
た４個の入力端子と１６個の出力ピンとを有している。
デコーダ１１２は線路８７，８８，８９および９０に接
続した入力端子を有し、デコーダ１１４は線路９１，９
２，９３および９４に接続した入力端子を有しおよびデ
コーダ１１６は計数器２４からの線路９５，９６，９７
および９８に接続した入力端子を有する。各出力ピンに
は４個の入力信号のうちの１つの２進組合せを生じ、入
力に特定の２進組合せが供給されたときこれに相応する
出力ピンの論理レベルは「１」となり他の出力は全て「
０」レベルである。デコーダ１１２，１１４および１１
６の出力端子を０，１，２，３，４，５，６，７，８，
９，Ａ，Ｂ，Ｃ，ＤおよびＦと符号を附す。これら入力
端子に加えて、各デコーダには周期タイミングゲート２
３からの線路８０に接続した抑止人力端子を設ける。３
個の２進デコーダ１１２，１１４および１１６に加えて
周期計数デコーダ２８には第４デコーダ１１７を設ける
。

この第４デコーダには４個のノアゲート１１８，１１９
，１２０および１２１を設ける。これらゲートを計数器
２４からの最後の２つの出力線路９９および１００に接
続する。これら出力線路をゲートに直接およびインバー
タ１２３および１２４を経て接続して４個の入力接続形
態を形成して４個の出力を供給できるようにする。各出
力は供給された２つの入力信号の１つの２進組合せを表
わし、供給された信号を表わすゲートの出力はその論理
レベルは「１」であり、他の３個のゲートの出力は論理
レベルは「０」である。これら出力には図中０，１，２
，３と符号を附して示す。４個のデコーダ１１２，１１
４，１１６および１１７の出力の組合せによつて、周期
計数器２４の計数値を決定する。

すなわち、各デコーダは周期計数器２４の各状態に関し
て論理レベル「１」が存在する１個の出力ピンまたは線
路を有しおよび論理レベル「１」を有する特定のピンお
よび線路が計数を決定する。これらデコーダによつて数
字の位数として最下位桁から最上位桁を与えることがで
きる。すなわちデコーダ１１２は最下位桁（ＬＳＤ）を
、デコーダ１１４は第３の最上位桁（第３ＭＳＤ）を、
デコーダ１１６は第２の最上位桁（第２ＭＳＤ）をおよ
びデコーダ１１７は最上位桁（ＭＳＤ）を夫々形成する
。周期計数器２４からの１４個の出力線路８７ないし１
００に生じた各２進出力パターンに関して、各デコーダ
から１つの出力を組合せた４個で１組の出力の論理レベ
ルが「１」となる。トーン信号選別回路２９は多数のト
ーン周期素子を有し、第３Ｂ図には１２個の素子を示す
。

これら素子は全て同等のものであり、このため図には素
子１３０についてのみ詳細に示し、素子１３１ないし１
４１を単にプロツク図で示す。素子１３０は２個の４入
力ナンドゲート１４５および１４６およびこれらゲート
１４５，１４６の出力端子とインバータ１４９，１５０
を経て夫々接続したセツトおよびりセツト入力端子を有
するＲ−Ｓフリツプフロツプ１４８を含む。論理制御回
路１４からの線路１４２をフリツプフロツプ１４８の第
２りセツト入力端に接続してデコーデイングシーケンス
の始動時にフリツプフロツプを確実にクリアさせるよう
に構成する。選別素子１３１はナンドゲート１５２を具
え、このゲートの第１入力端子をフリツプフロツプ１４
８の出力端子に接続し、および第２入力端子をインタロ
ケーションパルスを供給する論理制御回路１４からの線
路１４３に接続する。ゲート１５の出力を２進計数器１
５４の附勢入力端子に供給するので、計数器はこのゲー
トから供給されるパルスによつてクロツクされる。論理
制御回路からの線路１４４を計数器１５４のりセツト入
力端子に接続してこの計数器をデコーデイングシーケン
スに先立つてりセツトさせる。ナンドゲート１５６の２
つの入力端子を計数器１５４の１−および４一出力端子
に接続して、計数器の状態が数５に相応する場合に線路
１６０に出力を形成するようにする。この線路１６０は
トーン周期素子１３０の出力を形成する。ナンドゲート
１４５の４個の入力端子の各々をデコーダ１１２，１１
４，１１６および１１７の出力端子に夫々接続する。

同様に、ナンドゲート１４６の入力端子の各々をデコー
ダの出力端子に夫々接続する。トーン周期素子１３１な
いし１４１は２個の４入力ナンドゲートを有し、これら
の入力端子をデコーダ１１２，１１４，１１６および１
１７の出力端子に夫々接続する。素子１３１ないし１４
１は素子１３０と同様に動作し得、それぞれの出力端子
１６１ないし１７１を素子１３０の出力線路１６０と一
緒にトーン信号選別エンコーダ３８に接続する。このエ
ンコーダ３８を標準的な１０進対２進変換器とし、素子
１３１ないし１４１の１２個の１０進入力を４個の線路
１８０，１８１，１８２および１８３の２進出力に変換
する。全ての入力は通常は高レベルにあり、選別素子が
１つのトーン信号に応答した時にその出力が低レベルと
なる。エンコーダは選別素子からのこの入力をこの選別
素子を確認する２進数に変換する。既に説明したように
、本発明のデジタルトーン信号デコーダを異なる型の符
号に用いることができる。

第３Ａ，３Ｂ，３Ｃおよび３Ｄ図に示すデコーダは順次
に供給される５個のトーン信号によつて形成される１つ
の符号に用いることができるものである。各トーン信号
を１２個の異なる周波数の１つとし得、この場合、１０
個のトーン信号は１ないし９およびＯの数を表わし、１
１番目のトーン信号は群呼出のためのものであり、１２
番目のトーン信号は繰返しのためのものである。このた
め、符号を５桁の数で表わす。回路２９の各トーン信号
周期素子１３０ないし１４１は１２個のトーン信号の１
つに応答しおよび受信トーン信号が所定の周波数限界内
に入る場合に応答する。

受信トーン信号の周波数をこの信号の所定数のサイクル
期間中生じるクロツクパルスの個数を計数することによ
つて測定するのでトーン信号の周期を測定することとな
る。上述したデコーダにおいては、周期計数器２４は受
信トーン信号の４サイクルの期間中のクロツクパルスを
計数して周期従つてトーン信号の周波数を測定する。素
子１３０のナンドゲート１４５および１４６および他の
素子の対応するナンドゲートをデコーダ２８の出力端子
に接続するので、各素子は周期計数器２４からの特定の
計数に応答する。ゲート１４５は素子１３０が応答する
トーン信号の上側の限界周期（下側周波数）に応答し、
ゲート１４６は下側の限界周期（上側周波数）に応答す
る。各素子は計数器１５４からの計数が５に達した時に
その出力ライン１６０ないし１７１に論理レベル「０」
を形成し、周期計数がデコーダ２８から選別素子の入カ
ナンドゲート−の接続によつて表わされる限界間にある
ことを指示する。次に掲げる表１および表は各トーン信
号の帯域を定める上側および下側周波数限界を有する１
２個の使用され得るトーン信号周波数を示す。表Ｉは上
側周波数限界と計数器２４の計数およびデコーダ２８の
接続によつて定まる対応周期限界とを示す。表は下側周
波数限界と対応する周期７限界とを示す。デコーダ２８
の出力端子を表に示すように選別素子の入カナンドゲー
トに接続するので、各素子は、上記特定の限界内にある
周波数を有する１２個のトーン信号の１つを受信したと
きに、応答する。第３Ｂ図には、周期計数デコーダ２８
からトーン信号素子１３０のナンドゲート１４５および
１４６への接続およびトーン信号素子１４１のナンドゲ
ート１５７および１５８への接続を夫々示す。

表１に示すように、下側周期限界ゲート１４６をデコー
ダ１１７のＯ一出力端子、デコーダ１１６のＦ一出力端
子、デコーダ１１４のＣ出力端子およびデコーダ１１２
の２一出力端子に接続する。従つて、１６進数０ＥＣ２
を表わす出力端子をゲート１４６に接続して選別器１３
０に下側周期限界（上側周波数限界）を与える。

上側限界ゲート１４５を表１に示すように、１６進数１
０７９を表わすデコーダ２８の出力端子に接続する。さ
らに表に示すようにデコーダ２８から周期素子１３１な
いし１４１への接続を形成する。素子１４１を図式的に
は示していないが、入力ナンドゲート１５７，１５８と
これに対する接続を示している。下側限界周期ゲート１
５８をデコーダ２８の出力端子０５Ｅ１に接続し、上側
限界ゲート１５７を出力端子０６２５に接続する。図示
の便宜のために、トーン信号周期素子１３１ないし１４
０の接続の図示を省略した。

さらに、表に示した以外のトーン信号周波数を使用でき
ること明らかであり、この場合には選別素子を、入力ナ
ンドゲートをデコーダ２８の適当な出力端子に簡単に接
続することによつて他の周波数に応答させることができ
る。表では、特定の適用に対し所要の精度を確保するた
め、周波数および周期限界を中止周波数から±２．２％
のところに設定している。しかしながら、この限界を中
心周波数から異なる％のところに設定できるし、このよ
うな限界内で動作し得るように選別素子とデコーダ２８
との間の接続を形成することができる。次に周期選別器
２５の動作につき説明する。トーン信号を受信し位相ロ
ツクループ１０（第２図参照）がロツクすると、ロツク
指示器３４から線路６８を介して論理制御回路１４（第
３Ｄ図参照）に論理レベル「１」が供給される。そうす
ると、回路１４のゲート６９から線路１０３に「０」レ
ベルが供給されて、ゲート７３およびインバータ７４を
経てフリツプフロツプ６６からセツト条件を除去する。
ＶＣＯ３２から線路６５にトーン信号の次の正方向の遷
移が供給されると、フリップフロツプ６６からの出力線
路７８は「１」レベルから「ｏ」レベルとなり、出力線
路７９は「０］レベルから「１」レベルとなる。すでに
説明したように、線路８０はゲート７６の動作によつて
「Ｏ」レベルとなる。線路７９および８０の状態変化に
よつて論理制御回路１４（第３Ｄ図参照）のノアゲート
２００から瞬時りセツトパルスを発生させる。

それは状態変化前の線路７９の［０」レベルが抵抗２０
１および２０３を経てコンテンサ２０２に供給されてい
るからである。コンデンサ２０２はこの「Ｏ」レベルを
保持するので、このレベルは線路２０４により、線路７
９および８０の状態変化後の短時間の間にゲート２００
の一方の入力端子に供給される。従つて、線路８０がレ
ベル［０」となるが、ゲート２００の両入力端子は低い
レベルとなり、その出力レベルは高い「１」のレベルと
なつてこれに接続された線路１４２にりセツトパルスを
供給する。線路７９のレベルが［１」に変わつてコンデ
ンサ２０２がレベル「１」に変化した後は、ゲート２０
０の出力線路１４２は「０」レベルとなる。線路１４２
のりセツトパルスは選別素子１３０（第３Ｂ図参照）の
Ｒ−Ｓフリツプフロツプ１４８および他の選別素子１３
１ないし１４１中の対応するフリツプフロツプに供給さ
れる。このため、これらＲ−Ｓフリツプフロツプの全て
の出力は零レベルとなり、従つて、選別素子は選別動作
の待機状態となる。線路７９が「０」から「１」レベル
に変化しかつ線路８０が「０」レベルとなると同時に、
トーン信号波形の４サイクル毎にパルスを計数する周期
計数器２４にクロツクパルスが供給される。

線路１４２のりセツトパルスは著しく短かくて、周期計
数が完了する前に終了する。計数がトーン信号黒１２に
相当する最小周期トーン信号（最大周波数トーン信号）
の下側周期限界（１５０５）に到達すると、周期素子１
４１の下側周期限界ゲート１５８から出力が生じてこの
素子のフリツプフロツプの出力を「１」レベルにする。
このフリツプフロツプは図示されていないが、素子１３
０のフリツプフロツプ１４８と同等なものとすることが
できる。トーン信号周波数がトーン信号黒１２の下側限
界よりも低い場合には、計数器は計数パルスの計数を継
続し、計数がトーン信号黒１２の上側周期限界（１５７
３）に達した時には、ゲート１５７ぱ動作して素子１４
１のフリツプフロツプに出力を供給してフリツプフロツ
プの出力を零レベルにする。計数が続くのでトーン信号
周期素子１４０ないし１３１のフリツブフロツプはセツ
トされ、この計数が限界値に達すると今度はりセツトさ
れる。計数の終了時に、受信トーン信号がデコーダが応
答するトーン信号の１つの限界値間にある場合には、フ
リツプフロツプの１つがセツトされる。受信中のトーン
信号が應１であるとする。

この信号に対する周期素子１３０を図式的に示してある
。このトーン信号は９７０Ｈｚの周波数を有し、周期計
数器２４はこのトーン信号の４サイクルの期間に４１２
３のクロツクパルスを受ける。すでに説明したように、
周期計数器２４の出力は１４ビツトの２進数であるが、
表では簡略化のために、計数値を１０進数で示した。計
数が最小周期トーン信号（トーン信号黒１２）の下側周
期限界である１５０５からトーン信号番号２の上側周期
限界である３８５９の計数まで進むと、素子１４１ない
し１３１のフリツプフロツプは順次にセツトされる。計
数がトーン信号黒１の上側周波数限界である９９１．６
Ｈｚの周波数に相当する４０３４に達すると、選別素子
１３０のゲート１４６に接続したデコーダ２８の０ＦＣ
２出力は全て「１］レベルとなる。このため、ゲート１
４６の出力は「Ｏ」レベルとなり、インバータ１５０は
「１」レベルをフリツプフロツプ１４８のセツト入力端
子に供給してこのため、フリツプフロツプ１４８から線
路１５１に「１」レベルの出力を形成する。計数が４０
３５に達すると直ちにゲート１４６の出力は「１」レベ
ルに戻るが、フリツプフロツプ１４８の出力線路１５１
は「１」レベルに留まる。計数が受信トーン信号周波数
（９７０Ｈｚ）の計数である４１２３に達すると、計数
がトーン信号黒１に関する上側周期限界でありおよび上
側周期限界ゲート１４５を作動してフリツプフロツプ１
４８をりセツトする４２１７に達しないので、フリツプ
フロツプ１４８はセツト状態に留まる。計数間隔の終了
時にフリツプフロツプ１４８の出力が［１」レベルであ
ることは、計数が周期素子１３０の周期限界間にあつた
ことを表示する。周期タイミングゲート２３（第３Ａ図
）の２進計数器１０１がトーン信号波形の４サイクルを
受信した後に、この計数器は線路１０７および１０８に
出力を形成して線路１０２を「Ｏ」レベルにする。この
ために、論理制御回路１４のゲート６９を介して線路１
０３に「１」レベルを供給し、よつて計数器１０１をり
セツトしおよびフリツプフロツプ６６をセツトするので
、すでに説明したように、線路７８は「１」レベルにお
よび線路７９は「０」レベルになる。線路７８のレベル
が「１」であると、ゲート７６を介して線路８０に［１
」レベルを形成し、よつてゲート８２を介して周期計数
器２４に対するクロツクパルスの供給を終了させる。線
路７９，８０の状態変化によつて論理制御回路１４（第
３Ｄ図）のノアゲートより線路１４３に［１」レベルを
瞬時供給させる。

計数作動中線路に存在する「０」レベルは抵抗２０６お
よびダイオード２０８を介してコンデンサ２０７に供給
され、および、このコンデンサ２０７の［０」レベルが
ゲート２０５の一方の入力端子に供給される。線路７９
が［０」レベルとなると、ゲート２０５の両入力は「０
」となり、その出力は「１」レベルとなる。この出力状
態は線路８０が「１」レベルにある短時間のみ続き、コ
ンデンサ２０７が充電してゲート２０５に「１」レベル
入力を供給するので、その出力は［０」レベルに戻る。
ゲート２０５の出力レベル「１」は線路１４３を経てト
ーン信号選別回路２９（第３Ｂ図）の選別素子１３０な
いし１４１に供給される。線路１４３に瞬時的に生じる
「１」レベルによつて、トーン信号の４つのサイクルに
関する周期測定が完了したことが示される。

線路１４３を素子１３０のナンドゲート１５２の如き選
別素子のナンドゲートに接続する。これは周期素子のフ
リツプフロツプをインタロゲートしていずれかの素子に
よつて有効トーン信号が受信されたかどうかを決定する
。素子１３０でトーン信号を受信したとする例では、フ
リツプフロツプ１４８の出力線路１５１の「１」出力と
線路１４３の「１」入力がナンドゲート１５２に供給さ
れて、その出力レベルが「Ｏ」レベルとなる。この出力
が２進計数器１５４の附勢入力端子に供給されるので、
その計数は１だけ進む。この計数器１５４は論理制御回
路１４からの線路１４４によつて選択作動前にりセツト
される。トーン信号波形の４サイクル後に計数器１０１
がりセツトされると、この計数器の出力１０７および１
０８は「０］レベルに戻り、ゲート１０９の出力は［１
」レベルに変化する。

線路１１０のこのレベルは抵抗１１３およびコンデンサ
１１５の動作によつて遅延されて線路１０２に供給され
る。位相ロツクループ１０がロツクされた状態にある場
合には、ゲート６９の全ての入力は「１」レベルに戻る
ので、その出力線路１０３は「Ｏ」レベルに戻る。この
ため、フリツプフロツプ６６のセツト状態が除去される
ので、トーン信号波形の次の正の遷移時にはフリツプフ
ロツプの出力７８は「０」レベルとなり、および出力７
９は［１」レベルとなる。この論理レベルによつて、す
でに説明した通り、周期計数器２４にクロツクパルスを
供給し、線路１４２に瞬時りセツトパルスを供給してト
ーン信号周期素子１３０のフリツプフロツプ１４８およ
び他の周期素子１３１ないし１４１の対応するＲ−Ｓフ
リツプフロツプをりセツトさせる。トーン信号應１が尚
も存在する場合には、下側周期ナンドゲート１４６から
の出力によつてフリツプフロツプ１４８は再びりセツト
され、トーン信号波形の４サイクルの終了時に線路１４
３にインタロケーションパルスが生じると、ナンドゲー
ト１５２は計数器１５４に「Ｏ」レベルを供給するので
、計数器は再び１だけ進む。２進計数器１５４をナンド
ゲート１５６に接続してトーン信号の周期を所定回数測
定した後にこのゲートを開く。

上述した動作は２回の周期測定と関係するものであるが
、５回のかかる周期測定を使用することが望ましい。フ
リツプフロツプ１４８が５回全ての測定終了時にセツト
状態にある場合には、ゲート１５２は計数器１５４を５
回進める。そのため計数器１５４からナンドゲート１５
６への２の線路には「１］のレベルの出力が生じてナン
ドゲート１５６の出力が「Ｏ」レベルとなる。この「０
」レベルの出力はトーン信号選別エンコーダ３８に接続
した出力線路１６０に供給される。前述の通り、トーン
信号選別エンコーダ３８を標準的な１０進対２進変換器
とすることができる。

通常は１２個の入力線路１６０ないし１７１の全てが「
１」レベルとなると、線路１８０ないし１８３の出力レ
ベルは２進零出力となる。周期素子１３０ないし１４１
の１つが供給されたトーン信号に応答すると、その出力
線路１６０ないし１７１は［０」レベルとなつて、線路
１８０ないし１８３に２進出力が生じて応答した特定の
周期素子を指示する。これは今度はトーン信号黒１ない
し黒１２の１つとして受信された有効トーン信号を識別
する。有効トーン信号を識別するエンコーダ３８の出力
は以下説明するように選別処理を終了させる。トーン信
号選別エンコーダ３８からの出力線路１８０，１８１，
１８２および１８３の４つの出力を、第３Ｃ図に示す符
号プラグインタフエース回路２６に供給する。

これらの線路はノアゲート２１０の４つの入力端子に接
続されており、通常は全て論理レベル「Ｏ」にあるので
、ゲート２１０の出力レベルは通常［１」である。この
ゲート２１０の出力はノアゲート２１２の１入力として
供給される。この出力レベルは通常「０」である。ゲー
ト２１２の出力線路２１４を制御フリツプフロツプ２１
５、フリツプフロツプ２２０，２２１および２２２に供
給する。これらフリツプフロツプは相俟つて環状計数器
を形成する。フリツプフロツプ２１５の線路１８５に生
じる出力はノアゲート２１２の第２入力を形成し、この
出力は以下説明するように通常は「Ｏ」レベルにある。
環状計数器のフリツプフロツプ２２０，２２１および２
２２は通常はりセツト状態にあるので、その線路２２５
，２２６および２２７の出力は論理レベル「Ｏ」にあり
、線路２３０，２３１および２３２の出力は論理レベル
［１」にある。環状計数器のフリツプフロツプの出力線
路を５個のナンドゲート２３５，２３６，２３７，２３
８および２３９への入力として接続する。これらは５個
のトーン信号の符号を形成するタイムスロツトを識別す
る。検出されるべき符号の有効トーン信号を受信した時
、トーン信号周期素子１３０ないし１４１の１つが夫々
の出力線路１６０ないし１７１（第３Ｂ図）に論理レベ
ル「０」を形成する。このため、線路１８０，１８１，
１８２および１８３の１個以上の入力を論理レベル「１
」とし、その結果、ゲート２１０の出力レベルが「Ｏ」
となりゲート２１２の出力レベルが［１」となる。よつ
てゲート２１２の出力端子に接続した線路２１４の「１
」レベルがフリツプフロツプ２１５をセツトして、その
出力線路１８５のレベルを「１」とする。この線路２１
４の［１」レベルの出力によつて、環状計数器段２２０
，２２１および２２２をクロツクするので、それらの出
力２２５，２３１および２３２が「１」レベルとなり、
出力２２６，２２７および２３０は「Ｏ」レベルにセツ
トされる。

フリツプフロツプ２２０，２２１および２２２からの出
力レベルパターンによつて、ナンドゲート２３５の出力
レベルは「０」となり、他方、他のゲート２３６ないし
２３９の出力レベルは「１」に留まる。ゲート２３５の
出力端子に接続した線路２４０のレベル「０」は第１ト
ーン信号の符号が受信されたことおよびトーン信号周期
素子１３０ないし１４１の１つがこのトーン信号を有効
トーン信号として応答したことを示す。制御フリツプフ
ロツプ２１５から第３Ｄ図に示す制御論理回路１４へと
線路１８５が延在しており、ここ線路はアンドゲート２
５０の一方の入力端子に接続している。このアンドゲー
ト２５０の第２入力端子には８段から成るシフトレジス
タ２５２の第８段目を接続する。前述した通り、周期計
数器２４が計数していない時シフトレジスタを線路７８
のレベル「１」によつて附勢する。このため、線路５０
のクロツクパルスによつて、論理レベル「１」をレジス
タヘシフトさせ、８個のパルスを供給したとき（８マイ
クロ秒）レジスタ２５２の線路２５１にレベル「１」を
形成する。線路１８５の論理レベル「１」とシフトレジ
スタ２５２からの線路２５１のレベル「１」とが相俟つ
て、ゲート２５０からの出力線路２５３に「１」レベル
を形成し、これによりフリツプフロツプ２５４をセツト
する。このため、フリツプフロツプ２５４からの線路７
５の出力レベルを「１」レベルから「Ｏ」レベルに変化
させおよび線路２５５の出力を「１」レベルとする。線
路７５は周期タイミングゲート２３（第３Ａ図）に延在
し、この線路のレベルが［０」となると、周期タイミン
グシーケンスを終了させる。デコーダの各構成成分は所
要の如くりセツトされて次のトーン信号の選別動作の準
備状態となる。これについては論理制御回路１４の説明
と共にさらに説明する。位相ロツクループ１０が先ずロ
ツクされ、線路６８に「１」レベルが供給されて７０ミ
リ秒後に、論理制御回路１４は線路１８６にパルスを発
生してこれに「１」レベルを形成するので、線路１８５
の出力は論理レベル「０」に戻る。このため、デコーダ
を５個のトーン信号符号の第２トーン信号を受信準備状
態にする。第２トーン信号に関し有効トーン信号を受信
すると、トーン信号選別エンコーダ３８からの出力線路
１８０ないし１８３のいくつかの状態を変化させて続い
て第２トーン信号の第５番目の周期測定が首尾よく行な
われる。

このためゲート２１０は論理レベル「０」を出力してこ
れをゲート２１２に供給しよつて線路２１４には「１」
レベルが形成される。このため制御フリツプフロツプ２
１５がセツトされて環状計数器を進めるので、出力２２
５，２２６および２３２はレベル「１」となりおよび出
力２３０，２３１および２２７のレベルは「Ｏ」となる
。環状計数器の出力端子におけるこれらレベルによつて
ゲート２３６の出力レベルは「０」となり、他方、ゲー
ト２３５，２３７，２３８および２３９の出力レベルは
「１」となる。ゲート２３６の出力線路２４１の出力レ
ベルが「０」であることは第２トーン信号をデコーデイ
ングしたことを表わす。位相制御ループが第２トーン信
号にロツクされた後再び７０ミリ秒後に制御フリツプフ
ロツプ２１５および周期タイミングゲート２３は第３ト
ーン信号のデコーデイングの準備状態にりセツトされる
。前述したように、フリツプフロツプ２２０，２２１お
よび２２２によつて形成した環状計数器は、位相制御ル
ープがトーン信号にロツクされた後７０ミリ秒以内に有
効トーン信号を検出する度毎に、進む。従つて第３トー
ン信号の受信時に、環状計数器の出力によつてゲート２
３７の出力はレベル「０」となり、他のゲートの出力レ
ベルは「１」となる。線路２４２の「０」レベルは第３
トーン信号がデコーデイングされたことを示す。５個の
トーンから成る符号の第４および第５トーン信号に関す
るデコーダの作動も同様に行なわれる。

第４トーン信号がデコーデイングされると、ゲート２３
８の出力線路２４３のレベルが［０」となり、第５トー
ン信号がデコーデイングされると、線路２４４のレベル
が「Ｏ］となる。既に説明したように論理制御回路１４
はデコーダの他の素子を制御し、位相ロツクループ１０
が受信トーン信号にロツクされた後７０ミリ秒以内に有
効トーン信号を受信しない場合には、制御回路１４が作
用して周期計数器２４、周期計数選別器、符号プラグイ
ンタフエース回路２６および符号プラグ２７をりセツト
するので、これらは符号の第１タイムスロツトからデコ
ーデイングを開始する状態にある。論理制御回路１４か
ら線路１８９にレベル「１」を瞬時供給することによつ
て、符号プラグインタフエース回路をりセツトし、これ
により環状計数器のフリツプフロツプ２２０，２２１お
よび２２２をセツトして初期状態にする。従つて、トー
ン信号選別エンコーダ３８からの次の出力信号によつて
計数器を第１タイムスロツトに進める。前述の説明にお
いて、「有効トーン信号」とはトーン信号選別回路２９
の１２個のトーン信号周期素子１３０ないし１４１が応
答する１２のトーン信号のうちの１つを意味する。これ
はこの信号が特定のデコーダが応答するトーン信号の１
つであること或はこの信号がこの信号に関する正しいタ
イムスロツトに受信されることを意味するものではない
。次に正しいタイムスロツトにおけるプリセツトトーン
信号に応答する動作につき説明する。論理制御回路１４
のある部分については既に説明しその作用をも参照した
けれども、デコーデイングシーケンスの全体についての
説明後に、この論理制御回路１４の動作につきさらに説
明する。

符号プラグ回路２７（第３Ｃ図）は符号メモリ２５０″
を含み、これはデコーダが応答するトーン信号シーケン
スを記憶している。符号プラグ回路２７はさらにメモリ
に記憶したトーン信号シーケンスと受信トーン信号シー
ケンスとを比較する比較回路２５２′および群呼出デコ
ーダ２５４を含む。符号メモリ２５０′を５個の入力線
路２５６，２５７，２５８，２５９および２６０と４個
の出力線路２６１，２６２，２６３および２６４を有す
る既知のプログラム可能読出専用メモリ（ＰＲＯＭ）と
することができる。実際には、このメモリを５個の段部
を以つて構成し、それぞれの段部を１つの入力線路に結
合し、各入力線路を選択するとメモリは４個の出力線路
にプログラムされた出力を形成する。すなわち、各入力
線路を選択すると、１つのトーン信号を識別する２進数
が線路２６１〜２６４に読出される。符号メモリ２５０
１は入力線路に接続した入力電極および一緒に接続され
かつ出力線路に接続された出力電極を有するトランジス
タと、フェーズとして作用しかつメモリをプログラムす
るための開回路を形成するために選択的にフェーズまた
は飛ばされ得る抵抗を含む。

この構造は第５図に示すメモリの簡単な形態であつて、
当業者に既知である。上述したデコーダシステムに適用
する際には、各メモリ段の出力をこの段によつて表わさ
れたトーン信号に関する２進数の１に対する補数とする
符号メモリを形成することが好適であることが判つた。

このため、利用できる装置によつて、符号メモリのプロ
グラミングが容易となる。その結果得られた符号はトー
ン信号に関する符号の反転であり、すなわち２進値「１
］か［０］で置換され、および「０」か「１」で置換さ
れる。符号メモリ２５０′の入力線路２５６は第１タイ
ムスロツトに関する入力であり、これをインバータ２６
５によつて符号プラグインタフエース回路２６の出力端
子２４０に接続する。

すでに説明したように第１トーン信号を検出した時、線
路２４０は論理レベル「０」となり、インバータ２６５
はレベル「１」を入力線路２５６に結合する。次いで符
号メモリ２５０′が線路２６１ないし２６４に２進出力
を形成し、デコーダが応答すべき符号の第１トーン信号
を識別する。受信されるべき第１トーン信号がトーン信
号屋１である場合には、線路２６１ないし２６４の２進
出力は１１１０となる。それは通常の２進数０００１が
反転されるからである。メモリ２５０′の４個の出力端
子２６１ないし２６４を４個の排他的オアゲート２７０
，２７１，２７２および２７３の人力端子に夫々接続す
る。

４個のトーン信号選別エンコーダ３８からの４個の出力
線路をインバータを介してゲート２７０ないし２７３の
第２入力端子に接続し、この場合、線路１８０をインバ
ータ２７５を介してゲート２７０に、線路１８１をイン
バータ２７６を介してゲート２７１に、線路１８２をイ
ンバータ２７７を経てゲート２７２におよび線路１８３
をインバータ２７８を介してゲート２７３に夫々接続す
る。

排他的オアゲート２７０ないし２７３を以つて比較器を
構成し、これにメモリ２５０′およびエンコーダ３８を
接続するので、記憶トーン信号および受信されたトーン
信号の最上位の数字がゲート２７３に供給される。次の
最上位の数字をゲート２７２に供給し、次の数字をゲー
ト２７１に供給し、最も小さい最小位の数字をゲート２
７０に供給する。トーン信号はメモリ２５０″において
１の補数または反転した状態で記憶されるので、選別エ
ンコーダ３８からの２進出力はインバータを経て供給さ
れ、従つて、これら出力は反転され、受信トーン信号が
メモリに記憶されたトーン信号である場合には、各排他
的オアゲートに対する２つの入力は同じものとなる。

ゲート２７０ないし２７３は夫々、２つの入力が異なる
場合には「１」レベルの出力を形成し、同一の場合には
「０」レベルの出力を形成する。ゲート２７０ないし２
７３の出力端子をノアゲート２７５に接続する。各ゲー
ト２７０ないし２７３への２つの入力端子が同一であつ
て、これらの出力が全てレベル「Ｏ」であると、ノアゲ
ート２７５の出力はレベル「１」となる。このことは第
１タイムスロツト期間に受信されたトーン信号がメモリ
２５０′の第１段部に記憶されたトーン信号と同一であ
ることを示す。第２タイムスロツトにトーン信号が検出
されると、インタフエース回路２６の出力線路２４１の
論理レベルが「０」となり、このためインバータ２６６
によつて符号メモリ２５０′の出力線路２５７には論理
レベル「１」が供給される。このレベルによりメモリの
第２段部が作動し、このメモリに記憶された第２トーン
信号を線路２６１ないし２６４に２進出力として読出す
。この２進出力を、トーン信号選別エンコーダ３８から
インバータ２７５ないし２７８を経て排他的オアゲート
２７０ないし２７３に供給され第２タイムスロツト間に
受信されたトーン信号に関する２進出力と、比較する。
両トーン信号が一致する場合には、ゲートの全ての出力
は「Ｏ」となり、ノアゲート２７５の出力はレベル「１
」となる。同様に、第３、第４および第５タイムスロツ
ト期間にも動作して、線路２４２によつてインバータ２
６７を介してメモリ２５０″の入力線路２５８を作動さ
せ、線路２４３および２４４によつてインバータ２６８
および２６９を介して入力線路２５９および２６０を作
動させる動作が夫々行なわれる。

各タイムスロツトに関するメモリの２進出力がエンコー
ダ３８の２進出力と比較され、これら２進出力が一致す
る場合には、ノアゲート２７５の出力が、これを表示す
る。上述した実施例では、メモリ２５０′には１の補数
または反転２進出力端子を設けているが、直接出力を形
成するメモリを使用することもできる。

かかる場合にはインバータ２７５および２７６を使用し
ないで、トーン選別エンコーダ３８から線路１８０ない
し１８３に形成される２進出力を排他的オアゲート２７
０ないし２７３に直接供給する。ノアゲート２７５の出
力をノアゲート２７６の一方の人力端子に供給し、論理
制御回路１４からの線路１９０をこのゲートの第２入力
端子に接続する。

ゲート２７６の出力端子をフリツプフロツプ２７８のセ
ツト人力端子に接続し、および論理制御回路１４からの
線路１８９をそのりセツト入力端子に接続する。このフ
リツプフロツプ２７８の出力端子をノアゲート２８０の
一方の入力端子に接続し、その出力端子線路１８７を経
て論理制御回路１４に接続する。このフリツプフロツプ
２７８は、各タイムスロツトに受信したトーン信号がメ
モリ２５０′に記憶されたトーン信号と一致するかどう
かのトラツク（Ｔｒａｃｋ）を維持するメモリ機能を果
す。デコーデイングシーケンスの終了時には、論理制御
回路１４は線路１８９にパルスを供給してこの線路の論
理レベルを瞬時的に「１」にする。

このパルスはフリツプフロツプ２７８をりセツトするの
で、その出力線路には論理レベル「０」が形成される。
受信されたトーン信号が符号メモリ２５０／にプログラ
ムされたトーン信号に相応する限り、新しいデコーデイ
ングシーケンスの開始するとき線路２７９はレベル「Ｏ
］に維持される。第１トーン信号を受信すると、トーン
信号選別エンコーダ３８は線路１８０ないし１８３に特
定のトーン信号を表わす２進信号を供給してインタフエ
ース回路２６をして第１タイムスロツトを識別する線路
２４０を作動させる。このため、メモリ２５０′からこ
のメモリの第１段部に記憶したトーン信号を表わす２進
信号の読出しが行なわれ、２つの２進信号の比較が排他
的オアゲート２７０ないし２７３によつて行なわれる。
これら２つの２進信号が正確に一致すると、ゲート２７
５の出力レベル［１」となる。これら２進信号が一致し
ない場合にはゲート２７５の出力レベルは「Ｏ」となる
。トーン信号を検出した後短時間に、論理制御回路１４
は線路１９０に正規のレベル「１］からレベル［０」に
代わるパルスを発生する。

ノアゲート２７６には通常はレベル「１」の信号が供給
されているため、このゲートの出力レベルは［０」に保
持されている。しかしながら、線路１９０のレベルが［
０」となるパルスの期間中は、ゲート２９５の出力のレ
ベルが［１」である場合に、ゲート２７６の出力はレベ
ル「０」に維持される。さらに、ゲート２７６の出力レ
ベルが「０」に維持される限り、フリツプフロツプ２７
８の出力レベルは［０」にある。ゲート２７６が出力レ
ベル「１」を形成する場合には、フリツプフロツプ２７
８がセツトされて出力レベル［１」を形成する。上述し
た動作により、フリツプフロツプ２７８はりセツトされ
て線路２７９にレベル「Ｏ］を形成し、この線路のレベ
ルは、各タイムスロツトに関してメモリ２５０′にプロ
グラムされたトーン信号に受信トーン信号が一致する限
りは、「Ｏ」レベルに維持される。

任意のタイムスロツトに関する受信トーン信号がメモリ
２５０のトーン信号とは異なる場合には、ノアゲート２
７５の出力レベル「ｏ」となる。このため、ゲート２７
６に線路１９０からパルス（「０」レベル）が供給され
ると、，このゲート２７６の出力線路２７７のレベルは
１となる。従つてフリツプフロツプ２７８がセツトされ
て、その出力線路２７９はレベル「１」となり、デコー
ディングシーケンスの持続期間中、このフリツプフロツ
プはラツチされてレベル「１」を保持する。５個のトー
ン信号を受信した後、デコーデイングシーケンスの終了
時に、メモリフリツプフロツプ２７８の出力をサンプル
しおよびこの出力がレベル「Ｏ」である場合には受信ト
ーン信号シーケンスは符号メモリ２５０′に記憶された
トーン信号シーケンスと正確に一致する。

フリツプフロツプ２７８からの線路２７９の出力レベル
が「１」である場合には、受信トーン信号シーケンスは
正しいトーン信号符号ではない。フリツプフロツプ２７
８をノアゲート２８０およびナンドゲート２８２の作動
によりサンプルする。第５タイムスロツトを識別するイ
ンバータ２６９からの線路２６０をゲート２８２の一方
の出力端子に接続し、このゲートの他方の入力端子には
、論理制御回路１４からの線路１９１を接続する。第５
トーン信号をデコーデイングした後、線路２６０の論理
レベルは［１］となり、および線路１９１は論理レベル
［１」に瞬時的に１駆動される。これらの人力によつて
、ゲート２８２の出力線路２８３の論理レベルは通常の
「１」レベルから［０」レベルに変化する。線路２８３
のレベル［１」はゲート２８０の出力をレベル［０」に
保持するか、線路２８３のレベルが［０」となると、ゲ
ート２８０の出力はフリツプフロツプ２７８の状態、従
つて線路２７９に生じるレベルによつて決まる。線路２
７９のレベルがこの時「０」であると、ゲート２８０か
ら線路１８７に供給される出力レベルは「１」であつて
、これは正しいトーン信号シーケンス受信したことを表
示する。しかしながら、線路２７９のレベルが「１」で
ある場合に、線路２８３がレベル「０」とされると、ゲ
ート２８０から線路１８７に供給される出力レベルは「
Ｏ」となり、これは受信トーン信号シーケンスが正しい
トーン信号符号でないことを示す。線路１８７を論理制
御回路１４に接続し、これに受信トーン信号シーケンス
が正しいかどうかの情報を供給する。すでに説明したよ
うに、符号プラグ回路２７は群呼出回路２５４を含んで
いる。

すでに説明したように、各エンコーダをこれが応答する
５個のトーン信号から成る単一符号に割当てる。さらに
デコーダを具える装置の使用者群に警報を発するように
することが望ましいし、これを群呼出（またはグループ
コーノ（ハ）装置を設けて達成することができる。使用
できる群呼出は、トーン信号黒１１が続くデコーダに関
する単一呼出の少なくとも最初の２つのトーン信号を含
み、５個のトーン信号からなる１つの群呼出の残りのト
ーン信号をトーン信号黒１１またはトーン信号羨１２の
いずれかを以つて形成する。群呼出はトーン信号黒１１
が続く単Ｈ乎出の最初の４個のトーン信号またはトーン
信号應１１が続く単Ｈ呼出の２または３個のトーン信号
のみを含むことができる。すでに説明したように、周期
計数選別器２５のトーン信号周期素子１４０および１４
１はトーン信号黒１１およびトーン信号黒１２に応答す
る。群呼出回路２５４を３個の主要段部を以つて構成し
、第１主要段部はフリツプフロツプ２８５およびメモリ
サンプリングゲート２８７を含む。

第２主要段部はインバータ２９０，２９２ナンドゲート
２９４およびノアゲート２９６，２９８，３００および
３０２を以つて構成したラツチ回路を含む。この回路は
、最初の２以上の受信トーン信号が符号メモリに記憶さ
れたトーン信号とマツチすることを要求することによつ
てフリツプフロツプ２８５の最初のセツト状態を制御す
る。群呼出回路２５４の第３段部はナンドゲート３０４
，３０８および３１０およびインバータ３１２および３
１４を含むゲート回路を具え、このゲート回路をトーン
信号選別エンコーダ３８からの出力線路１８０ないし１
８３に接続して受信トーン信号が群呼出形態と一致しな
い場合にはメモリフリツプフロツプ２８５を無効状態に
セツトする。次に群呼出回路２５４の動作につき説明す
る。

論理制御回路１４からのりセツトパルスによつて線路１
８９の論理レベルを瞬時的に［１」にし、このレベルを
ダイオード３１６を介してフリツプフロツプ２８５に供
給するので、線路２８６の出力レベルは［１］となる。
線路１８９のパルスは線路２７７に通常生じている論理
レベル「０」と一緒にゲート２９８，３００および３０
２を作動させてゲート２９８の出力線路２９９の論理レ
ベルを「０」とし、ゲート３００の出力線路３０１のレ
ベルを「０］（インバータ２９２の作動により）とし、
およびゲート３０２の出力線路３０３のレベルを［１」
とする。線路１８９からレベル［１」が除去されると、
線路３０３のレベルが「１］であるので、線路２９９が
レベル「０」となる。ゲート２９８および３０２はＲ−
Ｓフリツプフロツプを形成し、セツトアツプされた状態
は他の回路素子によつて変えられるまでその状態を維持
する。線路２９９のレベル「０」をノアゲート２９６に
供給してゲート２９６の状態をゲート２９４から線路２
９５を経てその第２入力端子に供給されたレベルによつ
て決める。

従つて、ゲート２９４への入力によつてゲート２９６の
出力端子に接続した線路２９７の状態を制御する。ゲー
ト２９４への入力は線路２９９を経てメモリフリツプフ
ロツプ２７８へ供給されるセツト入力、第３、第４およ
び第５タイムスロツトを表わす線路２４２，２４３およ
び２４４に接続されゲート２９４の線路２８９に設けら
れたゲート、２８８の出力およびインバータ２９０の出
力とする。このナンドゲートの入力端子を線路３０５を
経てナンドゲート３０４の出力端子に接続し、このゲー
トにはトーン信号選別エンコーダ３８からの出力を線路
１８０ないし１８３を介して供給する。このゲート回路
配置は線路２９９に瞬時りセツトパルスを供給してフリ
ツプフロツプ２８５を「Ｏ」状態にりセツトする。この
状態は受信トーン信号シーケンスの最初の２、３または
４個のトーン信号がメモリ２５０に記憶されたトーン信
号と一致した時およびメモリのトーン信号とは異なる第
１トーン信号が群または第１１のトーン信号である時に
は有効呼出を表示する。ゲート回路配置の３つの入力端
子をトーン信号選別エンコーダ３８からの線路１８０，
１８１および１８３に直接接続し、その第４入力端子を
インバータ３１３を経て線路１８２に接続する。

従つて、ゲート３０４の出力は線路１８０ないし１８３
の論理レベルが「１」、「１」、「０］および「１」で
あるとき、零となる。この状態はトーン信号黒１１すな
わち群トーン信号を受信したことを表わす？ｕ器の出力
端子における２進パターンである。入力線路２９１ない
し２９４をインバータ２９０を介して線路３０５に接続
するので、トーン信号黒１１がそのタイムスロツトにデ
コーデイングされた場合のみ、線路２９１は論理レベル
「１］となる。ゲート２８８からゲート２９４に至る入
力線路２８９はトーン信号の第３、第４および第５タイ
ムスロツトの期間中のみ論理レベル「１」となる。その
理由はゲート２８８を線路２４２，２４３および２４４
に接続されており、これら線路がこれらタイムスロツト
の期間中低いレベルにあるからである。ゲート２９４の
第３入力端子を線路２７７を経てフリツプフロツプ２７
８のセツト入力端子に接続し、この入力端子は、ゲート
２７６が受信トーン信号がメモリ２５０７にプログラム
されたトーン信号でないことを表示する場合のみ「１」
レベルにある。従つて、受信トーン信号が第３、第４ま
たは第５タイムスロツト期間中メモリのトーン信号とは
異なる場合におよび受信トーン信号がトーン信号洗１１
である場合に、ゲート２９４への全ての入力レベルは同
時に「１」となり、ゲート２９４の出力線路２９５のレ
ベルは「Ｏ」となる。このため、ゲート２９６は線路２
９７にレベル「１］を供給してフリツプフロツプ２８５
をりセツトするので、出力線路２８６にはレベル「ｏ」
が供給される。線路２７７のセツト入力レベルが［１］
になつた後短時間後に、ゲート２９８および３０２によ
り形成したフリツプフロツプがセツトされ、線路２９９
のりセツト信号が除去される。これは、インバータ２９
２の出力線路２９３のレベルが「ｏ」となり、このレベ
ルはゲート３００に線路２９９を経て供給されている初
期レベル「０」と一緒にゲート３００の出力線路３０１
のレベルを「１」とするからである。このため、ゲート
３０２の出力線路３０３にはレベル「Ｏ」が形成され、
このレベルは線路１８９と共にゲート２９８の出力線路
２９９のレベルを「１］にする。線路２９９のレベルが
［１」であると、ゲート３００の出力線路３０１のレベ
ルが「０］となるが、ゲート３０２の出力レベルは、線
路２９９のレベル「１」によつて、レベル「Ｏ」に保持
される。従つて、ゲート２９８および３０２を以つて形
成したフリツプフロツプは、線路２９９の出力レベルが
［１」であるとラッチされ、このフリツプフロツプは論
理制御回路１４によつてこれにりセツトパルスが供給さ
れるまではラツチまたはセツト状態に維持される。線路
２９９のレベルが「１」であつてゲート２９６の出力レ
ベルが「０」であるので、ゲート２９８および３０２で
形成されるフリツプフロツプのラツチング作動により線
路２９７のレベルを「０」にラクンプする。

ゲート遅延素子を含んでいるため、線路２９７は線路２
９５の出力が適当な群呼出トーン信号シーケンスにより
発生した後短時間後にクランプされる。従つて、線路２
９９にレベル［１」が現われて線路２９７をレベル「０
」にセツトする前に、線路２９５のレベル「Ｏ」によつ
て線路２９７を高いレベルに駆動することができる。第
１または第２タイムスロツト期間とメモリ２５『に記憶
されたトーン信号を受信しないことを表示する［１」レ
ベルの信号がゲート２７６からセツト入力線路２７７に
生じた場合またはデコーデイングされたトーン信号がト
ーン信号ｆｌ）．１１でない場合に線路２７７のレベル
が「１」となつた場合に、ゲート２９８および３０２を
含むフリツプフロツプは線路２９７をレベル「０」にラ
ツチし、これをレベル「１」にすることはない。

その理由は、ゲート２９４への入力が全て「１」ではな
いので、その出力レベルが［１」に留まり、ゲート２９
６から線路２９ｒを経てフリツプフロツプ２８５に供給
される。りセツトパルスが発生しないからである。この
場合、メモリフリツプフロツプ２８５はトーン信号シー
ケンスが適切な群呼出ではないことを表示するセツト状
態にある。メモリフリツプJャ鴻cプ２８５が零にりセツ
トされ、メモリ２５０１にプログラムされたトーン信号
である２個以上のトーン信号によつて形成された適切な
群呼出を受信し、これにトーン信号黒１１が続き、およ
び受信された５個のトーン信号シーケンス中の残りのト
ーン信号がトーン信号黒１１またはトーン信号黒１２の
いずれかである場合には、フリツプフロツプ２８５はり
セツト状態にある。すでに説明したように、トーン信号
黒１１を受信した時、ナンドゲート３０４の出力レベル
は「０」となる。ナンドゲート３０８の入力端子をエン
コーダ３８からの線路１８２および１８３に接続し、そ
の出力線路３０９にはトーン信号黒１２を受信した時「
Ｏ」レベルを形成する。ナンドゲート３１０にはゲート
３０４および３０８の出力を供給し、さらにその第３入
力端子を論理制御回路１４からの線路１９０をインバー
タ３０６を経て接続する。従つて、トーン信号デコーデ
イングサイクルの終了時に線路１９０のレベルが「Ｏ」
となると、インバータ３０６の出力レベルは「１」とな
り、ゲート３０４および３０８の出力線路３０５および
３０９の一方の出力レベルが「０」となつてゲート３１
０の出力レベルが［０」とならないように保持する。ゲ
ート３１０の出力線路３１１の論理レベルが［０」であ
ると、インバータ３１４は線路３１７にレベル「１」を
供給し、このレベルはダイオード３１８を経てフリツプ
フロツプ２８５に供給されてこれをセツトするので、出
力線路２８６のレベルは［１」となり、無効トーン信号
シーケンスを表示する。

しかしながら、受信トーン信号がトーン信号黒１１また
はトーン信号黒１２である場合には、ゲート３０４また
はゲート３０８の出力はレベル「０」となるので、ゲー
ト３１０の一方の入力はレベル「Ｏ」のままであり、こ
のため出力はレベル「１」のままであり、従つてフリツ
プフロツプ２８５はりセツト状態のままである。従つて
、群呼出トーン信号（トーン信号黒１１）が続いている
２個以上の正しい単一トーン信号によつてメモリフリツ
プフロツプ２８５がりセツトされて線路２８６にレベル
「０」を形成した後に、追従するトーン信号がトーン信
号黒１１かまたは黒１２のいずれかである場合にはフリ
ツプフロツプ２８５はりセツト状態に維持されよつて有
効呼出を表示する。デコーデイングシーケンスの終了時
に、メモリフリツプフロツプ２７８を単一のまたは正規
の呼出に対して調査したと同様に、群呼出メモリフリツ
プフロツプ２８５の状態について調査する。

５個のトーン信号から成るシーケンス（フオアイフトー
ンシーケンス）の終了時に線路２８３の出力レベルが［
０」となると、フリツプフロツプ２８５が有効群呼出に
よつてりセツトされて線路２８６に出力レベル「０」が
形成されている場合には、ゲート２８７に対する前記入
力によつてそのゲートの出力はレベル「１」となる。

フリツプフロツプ２８５が無効トーン信号シーケンスに
よつてセツトされて線路２８６にレベル［１］の出力を
形成する場合には、ゲート２８７の出力はレベル［０」
に維持される。ゲート２８７の出力は論理制御回路１４
に接続した線路１８８に供給する。上述において、論理
制御回路１４の部分について説明したが、第３Ｄ図を用
いて基本的回路動作につき説明する。

論理制御回路はロツク指示器３４（第２図）から線路６
８を経て供給される信号に応答しおよびタイミング計数
器２２（第３Ａ図）からのタイミングパルスを受信する
。論理制御回路は適切なりセツトおよびサンプリングパ
ルスを発生してデジタル回路を情報のデコーデイング化
およびまたは一方の素子から他方の素子への情報の転送
化のための準備状態とする。論理制御回路は符号プラグ
メモリ２７８および２８５をサンプルして有効な単一ま
たは群トーン信号符号シーケンスをデコーデイングした
時に適切な交流信号を最終的に形成する。アンドゲート
３２０、シフトレジスタ３２２およびノアゲート３２４
，３２６，３２８および３３３（第３Ｄ図）を含むデジ
タルループによつて、符号のトーン信号に関するタイム
スロツトを決めるタイムベース信号を形成する。

アンドゲート３２０はタイミング計数器２２からの出力
線路５３，５４，５５，５６，５８および６０に接続し
た６個の入力端子を有する。これら線路をタイミング回
路の第５、第６、第７、第９、第１３および第１７段に
夫々接続する。ゲート３２０の出力端子を８段のシフト
レジスタ３２２のりセツト入力端子（線路３２１）に接
続する。シフトレジスタ３２２の第３段の出力線路３２
３およびゲート３２４の出力線路３２５の両者をゲート
３３０の一方の入力端子に接続し、線路３２５は、ダイ
オード３３６および線路３３７を介して、ゲート３３０
の入力端子にシフトレジスタ出力線路３２３に接続する
抵抗３３２および３３４の接続中点に、接続する。シフ
トレジスタへのクロツク人力端子を線路５０に直接接続
し、これをクロツク発振器２１（第３Ａ図）の出力端子
に接続する。線路５０のクロックパルスをゲート３２８
によつて選択的に供給する線路５１によりクロツクパル
スをタイミング計数器２２（第３Ａ図）に供給する。ゲ
ート３２８をゲート３２６で制御する。このゲート３２
６の出力端子３２７には抵抗３３８および３３９を接続
する。ゲート３２４および３２６をフリツプフロツプ形
態に交差結合し、各ゲートの出力端子を他方のゲートの
一方の入力端子に結合する。ロツク指示器からの線路を
ゲート３２６の一方の入力端子に接続し、線路３４０を
ゲート３２４の一方の入力端子に接続してフリツプフロ
ツプを制御する。位相ロツクループ１０をロツクしない
場合には、線路６８を論理レベル「０］にする。線路３
４０のレベルはゲート３４２で制御する。このゲートは
符号プラグインタフエース回路２６（第３Ｃ図）からの
線路１８５に接続した入力端子を有する。線路１８５は
デコーデイングシーケンスの開始時にレベル「０］にあ
り、このため線路３４０はレベル［１」となる。線路６
８および３４０の入力によつて、ゲート３２６の出力線
路３２７の出力のレベルは「１」となりゲート３２４の
出力線路３２５の出力レベルは「０」となる。線路３２
５の出力のレベル「Ｏ」をダイオード３３６を経て結合
して線路３３７にレベル［０」を形成し、この出力をゲ
ート３３０に供給する。この場合ゲート３３０の他方の
入力端子には線路７２を経て通常はレベル「０」の信号
が供給されている。ゲート３３０にこれら入力が供給さ
れると、その出力端子にはレベル「１」の出力が生じ、
この出力が線路５２を経てタイミング回路２２に供給さ
れてこれをりセツトさせるので、その全ての段部が状態
「ｏ」となる。タイミング計数器２２のリセツテイング
によつて、アンドゲート３２０に接続した全ての出力端
子にレベル［０」の信号を形成するので、アンドゲート
３２０の出力線路３２１の出力レベルは「Ｏ」となる。

このレベル「０」の出力をシフトレジスタ３２２のりセ
ツト入力端子に供給するので、線路５０を経てこれに供
給されるクロツクパルスによつてレジスタの段部の状態
を切換え、８クロツクパルス後にシフトレジスタの８個
の段部の全てがレベル「１」となる。発振器２１は１Ｍ
Ｈｚで動作するので、８個のパルスに関する時間隔は８
マイクロ秒となる。位相ローグループ１０が入力トーン
信号にロツクされると、線路６８の論理レベルは「１］
となりよつて線路３４０のレベルは「０」となる。

線路６８のレベルが「１」となると、ゲート３２６をし
てその出力線路３２７にレベル「Ｏ」の出力を形成し、
この出力はゲート３２４から線路３４０を経て供給され
るレベル「０」の出力と組合さつて線路３２５に論理レ
ベル「１」の出力を形成する。この状態ではダイオード
３３６は線路３３７の接続を解くので、この場合にはこ
の線路３３７の出力レベルはシフトレジスタ３２２の出
力線路３２３に生じるレベル「１」の出力によつて決ま
り、よつて、ゲート３３０の出力線路の出力レベルは「
Ｏ」となる。これは周期計数器２４からりセツト状態を
除去し、線路３２７のレベル「０］の出力によつてゲー
ト３２８の出力を線路５０に供給されたクロツクパルス
に応じてレベル［０」および「１」間において振動させ
る。従つて、位相クロツクループ１０を最初にロツクす
ると共にデコーダをりセツト状態にすると、クロツクパ
ルスが線路５１を経てタイミング計数器２２に供給され
てこれを全て零状態から計数始動させる。タイミング計
数器２２が計数を開始すると、タイミングシーケンスが
終了するまで計数を継続する。

この方法は３通りある。第１方法は、位相ロックループ
は有効トーン信号を検出する前にロツク状態を解除する
方法である。第２方法は、トーン信号スロツトタイム限
界に達する前に有効トーン信号を検出することである。
第３方法は有効トーン信号をデコーデイングする前にタ
イムアウトに達するまで位相ロツクループがロツク状態
を維持することである。第１の場合には、計数動作は上
述した如く開始する。位相ロツクループがロツク状態を
解除すると、線路６８はレベル「０」に戻り、有効トー
ン信号を検出しないので、線路１８５はレベル「０」に
あるので、線路３４０はレベル「１］となる。従つて、
線路６８および３４０のレベルはデジタルループを反転
させてりセツト状態とし、このためタイミング計数器２
２を全て零状態にりセツトする。第２の場合には、線路
１８５のレベルをトーン信号の検出に応答して［１」に
した場合にタイミングシーケンスは終了する。

このレベル「１」の出力によつてゲート３４２の出力線
路３４０の出力レベルを「０」とする。この出力と、線
路６８を経てゲート３２６に供給されるレベル「１」の
入力によつて線路３２７に生じたレベル「０」の出力と
によりゲート３２４の出力線路３２５にはレベル［１」
の出力を形成する。この出力はゲート３２６をラツチす
るので、線路６８のレベルとは無関係にゲート３２６の
出力レベルを「０」に維持する。従つて、タイミング計
数器２２はロツク指示器３４の状態にかかわらず計数を
継続する。計数器が７０ミリ秒の時間隔に相当する７０
０００の計数値に対すると、計数器の出力線路５３，５
４，５５，５６，５８および６０は同時に全てレベル［
１」となり、このレベルは次の１５のクロツクパルスの
間維持される。このため、ゲート３２０の全入力レベル
は「１」となり、よつてその出力のレベルは「１」とな
る。よつて、この出力によりシフトレジスタ３２２をり
セツトして線路３２３にはレベル「Ｏ」の出力を形成す
るので、ゲート３３０の出力線路５２はレベル「１」と
なる。この出力によつてタイミング計数器２２をりセツ
トするので、ゲート３２０に供給される。この計数器の
出力は全て「０」であり、このゲートの出力線路３２１
にはレベル［０」の出力が生じよつてシフトレジスタの
りセツト状態を除去する。従つて、３個のクロツクパル
ス後に、シフトレジスタ３２２の出力端子３２３はレベ
ル［１」の出力を発生し、さらに４個のパルス後に、シ
フトレジスタの出力端子３４４はレベル「１］の出力を
発生しおよび出力端子３４５はレベル「０」に維持され
る。線路３４５の出力はインバータ３４６によつて反転
するので、ゲート３４８への両人力はレベルが「１］と
なり、従つて、出力線路３４９の出力のレベルは［０」
となる。この出力レベルによつてインバータ３５０を経
て線路１８６のレベルを「１」とする。この線路のパル
スはりセツトパルスを形成し、このりセツトパルスによ
つて符号プラグインタフエース回路２６（第３Ｃ図）の
制御フリツプフロツプ２１５をりセツトする。このりセ
ツトパルスは１クロツク期間中続き、その後にシフトレ
ジスタ３２２の出力３４５はレベル［１」に上昇するの
で、ゲート３４８の出力線路３４９はレベル「１」とな
り、ゲート３５０の出力線路１８６はレベル「０］とな
る。このりセツト作動によりフリツプフロツプ２１５に
よつて線路１８５にレベル「Ｏ」の出力を形成するので
、ゲート３４２を線路６８のロツク信号で制御する。こ
の場合、システムは第２トーン信号にロツクすることは
自由となり、このため、デコーデイングシーケンスを継
続する。第３の場合においては、上述したようにタイミ
ングループは継続し、計数が７００００に達するとタイ
ミング計数器２２がりセツトされデコーダがタイミング
シーケンスを再開する。すなわち位相ロツクループがロ
ツクされている限り、デコーダは信号のデコーデイング
を試み、７０ミリ秒後にこのタイミング計数器はりセツ
トされてデコーダにりセツトパルスが供給される。次に
、周期計数選別器２５の周期素子に関するりセツト線路
１４２および１４３を制御する論理制御回路１４につき
説明する。

この回路はゲート２００および２０５および第３Ｄ図に
関連する回路を含む。トーン信号周期素子１３０ないし
１４１の２進計数器１５４をりセツトする線路１４４に
供給されるりセツトパルスをトーン信号スロツトタイミ
ングループとゲート３５２およびインバータ３５４とに
より形成する。すでに説明したように、位相ロツクルー
プがロツクされた場合または有効トーン信号を検出した
場合のみゲート３４２の出力線路３４０はレベル「０」
となる。タイミング計数器２２がりセツトされている場
合のみ、線路５２はレベル「１］にある。線路５２およ
び３４０はノアゲート３５２に対する入力を形成し、こ
のゲートの出力線路３５３は、タイミング計数器をりセ
ツトした場合（線路５２がレベル「１」の場合）または
位相ロツクループがロツク状態を解除して有効トーン信
号を検出しない（線路３４０がレベル「１」にある）場
合には、レベル「０」にある。このような条件の下では
、このレベル「Ｏ」はインバータ３５４によつて反転さ
れて線路１４４にレベル「１」を形成して周期素子の２
進計数器をりセツトさせる。論理制御回路１４は符号ブ
ラグインタフエース回路２６および符号プラグ回路２７
に関するりセツトパルスを発生する。

このパルスを線路１８９を経てこれら回路に供給する。
このりセツトパルスはインタフエース回路２６の環状計
数器およびメモリフリツプフロツプ２７８および２８５
をイニシヤライズする。ロツク指示線路６８、有効トー
ン信号検出線路１８５および周期計数器リセツ卜線路５
２は３個のノアゲート３４２，３５６および３５８に対
する入力を形成する。この場合、線路５２の信号をイン
バータ３５５によつて反転して供給する。ゲート３４２
の動作については既に説明した通りであり、その出力線
路３４０は位相ロツクループがロツクされるかまたは有
効トーン信号が検出された場合にはレベル「Ｏ」にある
。有効トーン信号検出線路１８５の出力レベルが「１」
である場合またはりセツト線路５２がレベル「０」であ
つてインバータ３５５がゲート３５６にレベル「１」を
供給する場合には、ゲート３５６の出力端子３５７の出
力はレベル「Ｏ」である。ロツク指示線路６８がレベル
「１」である場合またはインバータ３５５の出力端子の
出力がレベル「１」である場合には、ゲート３５８の出
力端子３５９の出力はレベル［０」にある。線路３４０
，３５７および３５９がノアゲート３６０に対する入力
を形成する。これら入力の全てがレベル「０］である場
合のみこのゲートの出力端子の出力はレベル「１」とな
る。インバータ３６２によつて線路３６１に生じたこの
出力を反転するので、以下に述べる現象が生じる場合に
は線路１８９はレベル「１」となる。（ａ）有効トーン
信号を検出する前に位相ロツクループがロツク状態を解
除すること。

（ｂ）有効トーン信号を検出する前にタイミング計数器
をりセツトすることまたは（ｃ）タイミング計数器をり
セツトする場合にはループをロツクしないこと。

上述した要請事項の最後のものは位相ロツクループ１０
（第２図）の動作モードを特定なものとする。

この位相制御ループを、このループをロツクしないので
ＶＣＯ３２が迅速に周波数を変化して入来トーン信号に
ロツクできる場合には広い帯域幅を有しおよびループを
ロツクしてＶＣＯ３２が形成する波形の信号対雑音比を
改善する場合には狭い帯域幅を有するようにすることが
できるようにすることが可能である。この動作は当業者
も既知である。ゲート７０および３６８およびインバー
タ３６５によつて帯域幅制御を行なう。ループをロツク
しない場合には、ロツク指示器線路６８の出力はレベル
「Ｏ」であり、線路８５を経てループ１０に供給される
ゲート７０の出力はレベル「１」であつて、ループをそ
の広帯域状態に置く。ループがロツクし、線路６８のレ
ベルが［１」となると、この信号とレベル「１」にある
ナンドゲート３６８からの信号とによりゲート７０の出
力をレベル［０」とし、このため、ループ１０を狭帯域
状態にする。この線路８５を位相ロツクループのフイル
タ３１に接続してこのループの帯域幅を既知方法により
制御する。ゲート３６８の一方の入力にはタイミング計
数器２２から線路６０を経て信号を供給し、その第２入
力にはトーン信号検出線路１８５から信号を供給する。
有効トーン信号を供給すると、線路１８５のレベルは「
１」となり、このため、ゲート３６８の出力線路７１に
レベル「０」の出力を形成し、よつてゲート７０の出力
レベルまたは広帯域レベルを形成する。また、ループが
ロツクされた後６５．５３６ミリ秒後に、線路６０の出
力レベルは「１」となり、インバータ３６５によつてゲ
ート３６８にレベル「０」の出力を供給しよつて線路７
１にレベル「１」の出力を形成する。この時ループがロ
ツクされている場合には、ゲート７０から線路８５に供
給されたレベル［０」の出力によつてループは狭帯域状
態とされる。論理制御回路１４の残りの部分は線路１９
０，１９１に制御パルスを発生して符号プラグ回路２７
をしてデコーデイングされたトーン信号と符号メモリに
記憶されたトーン信号とを比較し、各周期測定後に符号
プラグメモリをインタロゲートし、メモリからの出力線
路１８７および１８８のモニタを行ないおよび有効単一
または群呼出をデコーデイングした場合には警報信号を
発生する。

周期タイミングゲート２３（第３Ａ図）から線路７８に
形成されたレベル「１」の信号および線路１８５のレベ
ル「１」の信号に応答して線路７５にレベル「０」の出
力を形成しよつて周期計数器２４をして計数を開始せし
めるシフトレジスタ２５２、アンドゲート２５０および
フリツプフロツプ２５４の動作については符号プラグイ
ンタフェース回路２６の動作と関連してすでに説明した
。これら素子はナンドゲート３７０、アンドゲート３７
２および関連する素子と共働して線路１９０および１９
１にパルスを形成する。ゲート３７０の出力端子にはレ
ベル「０」の出力が形成され、この出力は、線路１７４
ないし１７８をデコーダ１１２および１１４（第３Ｂ図
）の出力端子に接続していることにより、周期計数器２
４によつて計数された第１６、１７および１８番目のパ
ルスの期間中、線路１９０に供給される。

１６のパルスの計数後には線路１７４および１７８はレ
ベル［１」にあり、１７のパルスの計数後には線路１７
５および１７８はレベル「１」にあり、および１８のパ
ルスを計数した後には線路１７６および１７８はレベル
「１」にある。

従つて、線路７５がレベル「ｏ」になつた後、これら３
つのクロツク期間の持続中、ナンドゲート３７０に対す
る入力線路３７１（線路１７４，１７５および１７６）
、１７８および２５５は全てレベル「１」にあり、よつ
てこのゲートは線路１９０にレベル「ｏ」を供給する。
すでに説明したように、有効トーン信号を検出した後に
フリツプフロツプ２５４からの出力線路７５のレベルが
［０」となると、このフリツプフロツプからの線路２５
５のレベルは「１」となつて符号プラグ回路２７（第３
Ｃ図）に関する比較信号を形成する。線路７５が「Ｏ」
レベルとなつた後の１９番目のクロツクパルス時に、周
期計数デコーダ２８からの線路１７７および１７８は同
時にレベル「１」となり、これら線路をアンドゲート３
７２に接続するので、その出力はレベル「１」となる。
この出力を符号プラグ回路２７のゲート２８２に接続し
た線路１９１に供給する。さらに線路１９１によりこの
出力をフリツプフロツプ２５４に供給してこれをりセツ
トするので、その出力線路７５をレベル［１」にし、線
路２５５をレベル「Ｏ」にする。符号プラグインタフエ
ース回路２６の環状計数器２２０，２２１および２２２
が第５タイムスロツト状態にある場合にはゲート２８２
への入力線路２６０はレベル「１」にあり、このゲート
は線路２８３にレベル「０」の出力を形成して符号プラ
グメモリ２７８および２８５の状態のサンプリングを行
なう。このため、有効単一トーン信号符号を検出した場
合には、線路１８７にレベル「１」の信号を形成しまた
は有効群トーン信号符号を検出した場合には線路１８８
にレベル「１」の信号を形成する。論理制御回路１４ぱ
有効単一トーン信号符号または有効群トーン信号符号を
検出した時警報信号を供給する。

単一または正規の符号に関する警報信号を供給するため
に、線路１８７を経て論理制御回路１４のノアゲート３
９２に１つのレベルを供給してこのゲートの出力線路３
９３の出力をレベル「ｏ」とする。この線路およびタイ
ミング計数器２２からの線路６１をノアゲート３９０の
入力とする。線路６１は通常はレベル「０」にあり、１
．０４８秒の時間隔でレベル「１」となる。従つて、線
路３９３がレベル［０」となると、ゲート３９０の線路
７２における出力はレベル「１］となる。このレベル「
１］の出力をゲート３３０に供給してこのゲートの出力
線路５２のレベルを「０」とする。このためタイミング
計数器２２がゲート３３０の線路３３５に生じた入力に
よつてりセツトされるのを阻止できる。線路７２のレベ
ル［１」の出力によつて周期タイミングゲート２３（第
３Ａ図）のゲート７３の出力をクランプしてそのフリツ
プフロツプ６６をセツトさせる。さらに、この線路７２
のレベル［１」をゲート３９２の一方の入力端子に供給
してこの出力線路３９３の出力をレベル「０」にラツチ
する。この出力はダイオード３９６を経て線路３９５に
供給されてこれをレベル「０」にする。この信号を線路
５０のクロツクパルスと一緒にゲート３２８に供給する
ので、ゲート３２８の出力はクロツクパルスによつて決
まる。周期計数器２４はゲート３９０および３９２によ
つて構成したフリツプフロツプのラツチング状態が解除
されるまで計数モードに保持される。計数期間中、タイ
ミング計数器２２からの出力線路５９によつて、ゲート
３８０を制御する。

このゲートには線路３９３から他の入力が供給されてい
る。線路３９３はレベル「０」にあるので、線路５９に
生じる８．１９２ミリ秒の持続時間の「０］および「１
」のパルスによつてゲート３８０からは周波数が６１Ｈ
ｚの方形波形の出力が生じる。群呼出線路１８８はレベ
ル「Ｏ」であるので、線路３８７もまたレベル「Ｏ」に
あり、従つて、ゲート３８０の方形波出力はゲート３８
２を経て供給されて線路３８３に現われる。タイミング
計数器から線路５７に生じた信号もまたデジタル方形波
であつて、この信号は０．５１２ミリ秒の持続時間（９
７６Ｈｚの繰返率）の交流レベルを有する。従つて、線
路３８３および５７に供給されるゲート３８４の出力は
２つの方形波の組合せであり、８．１９２ミリ秒の持続
時間のレベル「０］の切換期間とこれに続く９７６Ｈｚ
の８．１９２ミリ秒の期間の方形波とから成つている。
この信号を出力線路４００に供給して正規のまたは単一
警報トーン信号出力を形成する。タイミング計数器２２
が計数開始した後１．０４８秒後に線路６１のレベルが
「１」となるまでこの警報トーン信号を継続する。

線路６１のレベル「１］の信号によつてゲート３９０を
介して線路７２のレベルを「Ｏ」とし、よつてゲート３
９２を介して線路３９３をレベル「１」にする。なおこ
の時線路１８７はレベル「０」にある。線路７２のレベ
ル［０」によつてタイミング計数器２２をりセツトさせ
るので、７０ミリ秒以内にりセツト信号が発生する。線
路３９３のレベル「１］は線路３９５からレベル「０」
を除去するので、タイミング計数器２２の制御はロツク
指示線路６８およびトーン信号検出線路１８５によつて
制御される線路３４０に戻されて線路３８１をレベル［
０」にする。線路３８１および３８７のレベルが同時に
［０］となると、線路３８３はレベル ！「１」となり
よつてゲート３８４をして線路４００をレベル「０」と
しこのため単一呼出警報トーン信号を終了させる。群呼
出の場合には、単一呼出につき説明したシーケンスと同
様な警報トーン信号シーケンスとなる。

しかしながら、今、線路１８８が１つのレベルにあつて
ゲート３８８を介して線路３８９をレベル「０］とする
と共にゲート３９２を介して線路３９３をレベル「Ｏ」
とする。このため、線路３８７および７２がレベル「１
」となる。線路７２がレベル「１］にあるので、周期計
数器２４がりセツトされるのを阻止してこれを計数モー
ドにロツクする。線路３８７のレベル「１」の信号はゲ
ート３８８の入力端子に戻され、線路６１がレベル「。
０］にある限り出力線路３８９をレベル「Ｏ」におよび
線路３８７をレベル「１」にラッチングする。

線路３８７のレベルが「１］であるとゲート３８２の出
力の３８３はレベル「Ｏ」とされるので、ゲート３８４
の出力は線路５７によつて決まる。すでに説明したよう
にこの線路の出力レベルは９７６Ｈｚの割合で「１」お
よび「Ｏ］間を切換わるので、線路４００の出力は９７
６Ｈｚの方形波となる。従つて、群呼出警報信号は単；
乎出警報信号とは異なつている。線路６１のレベルが「
１］となると、ゲート３８６からの線路３８７およびゲ
ート３９０からの線路７２はレベル「０」となる。

すでに説明したように、このためにタイミング計数器２
２の制御をロツク指示線路６８およびトーン信号検出線
路１８５に戻してりセツト間隔を７０ミリ秒とする。線
路３８７のレベルが「ｏ」となると、ゲート３８６およ
び３８８によつて形成されるフリツプフロツプのラツチ
ング状態が除去される。線路３８７のレベル「Ｏ」の信
号と線路３８１のレベル「Ｏ」の信号と一緒になつて線
路３８３をレベル「１」とし、このためゲート３８４を
経て出力線路４００をその正規のレベル「０」となして
群呼出に関する警報信号を終了させる。上述したデジタ
ルトーン信号デコーダシステムは、比較的少数の異なる
トーン信号周波数から成る多重トーン信号順次符号（マ
ルチ・トーンシーケンシャルコード）で作動する信号化
システムに使用して特に好適である。

各トーン信号周波数に関して個別のトーン信号周期素子
（１３０〜１４１）を必要とするが、多数のトーン信号
周波数を使用するシステムに要求される装置が高価なも
のとなる。しかしながら、周期計数器２４は多くの異な
る周波数の測定値を供給できるので、基本デコーダシス
テムは、さらに多数のトーン信号周波数を使用する符号
との使用に適用できる。例えば８０個以上の異なるトー
ン信号周波数を使用できる。第４図に示すデコーダシス
テムは、トーン信号周期素子を必要としないので多くの
異なるトーン信号周波数を使用する信号化システムに好
適であり、符号メモリ自体によつてデコーダシステムが
応答するトーン信号の周期限界を定めるものである。

このシステムはさらに複雑な符号メモリを必要とするが
、デコーダシステムはこれを適用して使用する場合には
それほど複雑化もしないし高価なものとならない。第４
図に示す装置は第２，３Ａおよび３Ｄ図に示した位相ロ
ツクループ１０、タイミング回路１１、周期タイミング
ゲート２３、周期計数器２４および論理制御回路１４を
利用している。第４図の回路とこれら図の回路との接続
導線は図示したと同じ参照番号によつて示す。第４図の
符号プラグインタフエース回路を２６Ａで、符号プラグ
回路を２７Ａで示す。これら回路は第３Ｃ図の回路とは
異なつている。第３Ｂ図の周期計数選別器２５を変形し
てデジタル周期比較器５００および関連回路を設けて第
４図の周期計数選別器２５Ａを形成する。第３Ｄ図の論
理制御回路１４を第４図のシステムと一緒に使用できる
が、このシステムにおいては、この回路の一部分を必要
としない。デジタル周期比較器５００は第４図に示した
デコーダシステムの周期計数選別器２５Ａの重要部分で
ある。

周期計数器２４（第３Ａ図）からの出力線路８７ないし
１００は受信トーン信号からの２進周期測定情報を比較
器の左側の第＝組の入力端子に供給する。符号メモリ５
３０は検出されるべきトーン信号の周期に関する情報を
比較器５００の右側の第２組の入力端子に供給する。比
較器５００によつて１４個の線路８７ないし１００の出
力によつて表わされた２進数を符号メモリ５３０から１
４個の線路５３１ないし５４４に生じた出力によつて表
わされた２進数と比較する。デジタル周期比較器５００
を標準型の１４入力２進比較器とすることができる。こ
の比較器は周期計数器２４から線路８７ないし１００に
生じた人力を符号メモリ５３０から線路５３１ないし５
４４に生じた基準入力とを比較する。次に周期計数選別
器２５Ａの動作につき説明する。

周期測定の終了時には、論理制御回路１４は線路１４３
に論理レベル「１」を供給する。このレベルをフリツプ
フロツプ５０４から線路５０１を介して第２入力が供給
されているアンドゲート５０２に供給する。論理制御回
路１４からのりセツト線路１４２をフリツプフロツプ５
０４のりセツト入力端子に接続して周期測定の開始時に
これをりセツトさせるので、線路５０１のレベルは「１
」である。線路１４３および５０１のレベルが「１」で
あるので、アンドゲート５０２の出力はレベル「１］と
なり、この出力を線路５０３を経てオアゲート５０６の
一方の人力端子に供給する。このレベル［１」の信号に
よつてゲート５０６の出力線路の出力レベルを「１」と
する。比較器は、線路５０７からその附勢入力端子に供
給されるレベル「１」の信号によつて作動され、この比
較器に対する２組の入力端子が同一数を表わす場合には
、比較器５００は出力線路５１０にレベル「１］を形成
し、これを信号［−」で示す。左側に供給された入力に
よつて表わされた数が右側の基準入力によつて表わされ
た数よりも大きい場合には、出力端子５１１にはレベル
「１」を生じ、これを記号「〉」で示す。同様に、左側
に供給された人力によつて表わされた数が基準人力によ
つて表わされた数よよも小さい場合には、出力端子５１
２にはレベル「１］を生じ、これを記号「く」で示す。
第５図に示す符号メモリ５３０は既に説明した型の５個
のトーン信号順次信号化機構に関するものであつて、１
４×１０の配列から成つている。

この配列は各符号タイムスロツトに関する垂直入力線路
とデジタル周期比較器５００に接続した１４個の水平出
力線路５３１ないし５４４とを含む。ある垂直入力線路
を作動させる（レベル「１］にする）と、出力線路はメ
モリセル中での入力線路と出力線路との間のトランジス
タブリツジ回路のプログラミングに従つて２進パターン
を形成する。各入力線路を抵抗５５０を経て複数個（１
４個）のトランジスタ５５１のベース電極に接続する。
なお、これらトランジスタのコレクタ電極を異なる出力
線路に夫々接続する。さらに、各トランジスタのエミツ
タ電極をフェーズ抵抗５５２を経て基準電位に接続する
。各出力線路５３１ないし５４４を抵抗５５４を経てＢ
＋電位に接続し、従つて入力線路に論理レベル「１］を
供給すると、ベース抵抗５５０を経て電流が流れてコレ
クタ電流が負荷抵抗５５４を経て流れる。抵抗５５４の
値を選定してトランジスタのコレクタ電極に流れ得る電
流を制限するので、トランジスタは飽和してコレクタ電
極およびこれに接続した出力線路のレベルを「Ｏ」とす
る。メモリをプログラミングするために、特定のブリツ
ジ回路のフェーズ抵抗５５２を、メモリの１つのセルの
入力および出力線路にプログラミング電圧を同時に供給
して開放する。フェーズ抵抗５５２を飛ばして開放する
と、トランジスタ５５１は切断されて人力線路をレベル
「１」にすると、出力線路はレベル「１」に上昇する。
これらフェーズを選択的に飛ばすことができるので、メ
モリの各入力線路を駆動することによつて出力線路から
特定の２進数を発生させることができる。次に第４図を
参照してデジタル周期比較器５００の作用につきさらに
説明する。

周期測定の終了時に比較器を附勢すると、第１タィムス
ロツトのトーン信号をデコーディングする場合には符号
プラグインタフエース回路２６Ａの作動により線路２５
６Ａはレベル「１］になる。またフリツプフロップ５０
４がりセツトされているので、フリツプフロツプ５０４
からの線路５０５はレベル［０」にある（線路５０５の
出力は線路５０１の出力の補数である）。符号メモリ５
３０に対するこれら人力によつて第１入力（垂直）線路
５６０にレベル［１」を形成する。その理由は線路５０
５をインバータ５５６を経てアンドゲート５６２の一方
の人力端子に供給してこれにレベル［１」を供給しおよ
び線路２５６Ａのレベル「１］の信号によつてこのゲー
トをして線路５６０にレベル「１」の出力を発生せしめ
るからである。このため、メモリ５３０からは、第１タ
イムスロツトに検出されるべきトーン信号に関する下側
周期限界に対してプログラムされた出力を線路５３１な
いし５４４に供給する。テジタル周期比較器５００を附
勢すると、測定された周期がメモリ５３０からの下側周
期限界と等しいかまたはそれ以上である場合には、比較
器５００の出力端子５１０または５１１のいずれかが論
理レベル「１」となる。

これら出力をオアゲート５１４に供給しいずれかの出力
端子にレベル「１」が形成されるとゲート５１４は、レ
ベル「１」の出力を生じてフリツプフロツプ５０４のセ
ツト入力端子に供給するので、その出力端子５０１はレ
ベル「Ｏ］となる。このため、アンドゲート５０２の出
力はレベル［０」となり、オアゲート５０６の出力もま
たレベル［０」となつて比較器５００への附勢入力を除
去するので、この比較器は禁止状態となる。フリツプフ
ロツプ５０４のセツテイングにより出力線路５０５には
レベル「１」が生じ、これをメモリ５３０に供給して入
力線路５６０の附勢を解除しおよび附勢入力線路５６５
を附勢する。その理由はインバータ５５６がゲート５６
２にレベル「Ｏ」を供給するが線路５０５のレベル［１
」の信号が第１タイムスロツトに関する線路２５６Ａの
レベル「１」の信号と共にアンドゲート５６４に供給さ
れるからである。符号メモリ５３０の入力線路５６５が
レベル［１」にあると、第１トーン信号に関する上側周
期限界に対してメモリにプログラムされた２進数を線路
５３１ないし５４４で読出す。

抵抗５１６およびコンデンサ５１７によつて形成される
遅延期間後に、線路５０５のレベル「１」をオァゲート
５０６の第２入力端子に接続した線路５１８に供給する
。このため、ゲート５０６から線路５０９を介して比較
器５００の附勢入力端子にレベル［１」の信号を供給し
て上側周期限界に関する比較動作を開始する。抵抗５７
５、コンデンサ５７６およびダイオード５７７の作動に
より分圧器８３および８４のりセツトが遅延されるので
、周期測定は周期計数器２４によつて維持されてこの第
２比較作動を可能とする。この遅延作動は本発明の第１
実施例では必要ではないので、その場合にはこれら素子
を省略できる。測定された周期がメモリ５３０にセツト
された上側周期限界と等しいかまたはそれ以下である場
合には、比較器５００のいずれかの出力端子５１０また
は５１２がレベル「１」となる。これら出力をオアゲー
ト５２０に供給し、いずれかの出力によつてオアゲート
５２０からアンドゲート５２２にレベル「１］の信号を
供給する。線路５１８はアンドゲート５２２の第２入力
端子であるので、これが今レベル「１」であるとゲート
５２２からフリツプフロツプ５２４にはレベル「１］の
信号が供給されてこれをセツトする。周期測定の開始時
にはフリツプフロツプ５２４は、論理制御回路１４から
線路１４２を経て供給されるパルスによつて、りセツト
しているので、その出力線路５２５はレベル［０」であ
る。フリツプフロツプ５２４をセツトすると、線路５２
５はレベル［１」となる。フリツプフロツプ５２４のセ
ツテイングは、受信トーン信号の周期が符号メモリ５３
０にプログラムされた下側周期限界と等しいかまたはこ
れよりも大であることおよびこのメモリにプログラムさ
れた上側周期限界と等しいかまたはこれよりも小さいこ
とを示すので、このトーン信号は検査されているタイム
スロツトに関しては正しいものである。フリツプフロツ
プ５２４から線路５２５を介してレベル「１」を計数器
５２６の附勢人力端子に供給してこれを計数１だけ進め
て正しい）・ーン信号をデコーディングしたことを示す
。デコーダシステムを論理制御回路１４から線路１４２
にりセツトパルスを供給することによつて第２周期測定
開始の準備状態とする。

このためフリツプフロツプ５０４および５２４をりセツ
トし、および次の周期測定を完了したとき線路１４３の
パルスがゲート５０２および５０６を介して作用して比
較器５００を附勢する。周期計数器２４から供給される
計数が符号メモリ５３０によつて第１タイムスロツトに
関して確立した限界内にある場合には、フリップフロツ
プ５０４および５２４をりセツトして線路５２５を介し
て計数器５２６にレベル［１」を供給しよつて再び計数
を進める。前の実施例におけると同様に、周期測定を４
回繰返し行なう。測定された周期が５回全ての測定に対
してセツトされた限界内にある場合には、計数器５２６
は５回進む。これは計数器出力端子５２７および５２８
にレベル「１」を形成する。これら端子はナンドゲート
５２９の入力端子を形成する［１」一入力端子および［
４」一入力端子である。両入力端子がレベル［１］にあ
ると、線路２１１Ａに供給される出力はレベル「Ｏ」と
なつて検査中のタイムスロツト期間に有効トーン信号が
デコーテイングされたことを示す。符号プラグインタフ
エース回路２６Ａを第３Ｃ図の回路２６と同様な構成と
し、対応する部分には同一参照番号を附して示す。

回路構成に相違点がいくつかあるので、第４図に示す回
路２６Ａでは番号に添字Ａを付加して示す。第４図に示
すフリツプフロツプ２２０Ａ，２２１Ａおよび２２２Ａ
を以つて形成した環状計数器では論理制御回路１４から
のりセツト線路１８９をりセツト人力端子よりはむしろ
フリツプフロツプ２２０Ａのセツト人力端子に接続する
点においてその動作を変更している。従つて、デコーデ
イングシーケンスの開始時に、フリツプフロツプ２２０
Ａの出力端子２２５Ａはレベル「１」であり、一方、フ
リツプフロツプ２２１Ａおよび２２２Ａの出力端子２２
６Ａおよび２２７Ａはレベル「Ｏ」である。このためナ
ンドゲート２３５Ａの全入力はレベル［１］となるので
、線路２４０Ａの出力は第１タイムスロツト期間中レベ
ル「０］であり、線路２４１Ａ，２４２Ａおよび２４４
Ａの他の出力は全てレベル「１」である。線路２４０Ａ
のレベル「０」をインバータ２６５Ａによつてレベル「
１］に反転して線路２５６Ａに形成し、この反転出力を
すでに説明したように、第１タイムスロツト中に検出さ
れるべきトーン信号の下側および上側限界に対してプロ
グラムされた符号メモリのセルに結合させる。第１タイ
ムスロツトのトーン信号を検出して計数器５２６を必要
な回路（５）だけ進めて線路２１１Ａにレベル［０」を
供給する正しいトーン信号であると識別されると、この
信号は制御フリツプフロツプ２１５Ａをセツトして環状
計数器を第３Ｃ図につき説明したと同様にステツプさせ
るように作用する。

このため、ナンドゲート２３６Ａの出力をレベル「０」
にし、この出力を線路２４１Ａを介してインバータ２６
６Ａに供給してその出力線路２５７Ａにレベル「１］を
形成する。

この出力を符号メモリ５３０のアンドゲート５６８およ
び５７０に供給し、よつて人力線路５６９および５７１
を制御する。これら入力線路は第２タイムスロツトに経
出されるべきトーン信号の限界を定めるメモリ出力を制
御する。周期測定の終了時に線路５０５のレベルが「０
」であると、インバータ５５６はゲート５６８にレベル
「１」を供給するので、線路５６９のレベルは「１］と
なる。このため、入力線路５６９によつて制御されるセ
ル中にプログラミングされた２進パターンを線路５３１
ないし５４４を介して比較器５００に読出す。受信され
たトーン信号に関する周期計数がメモリ５３０にプログ
ラミングされた下側限界に等しいかこれより上側である
場合には、オアゲート５１４の出力によりフリツプフロ
ツプ５０４をセツトするので、線路５０５のレベルは「
１」に上昇する。このレベルの出力をメモリ５３０のゲ
ート５７０に供給して線路５７１をレベル「１」にし、
線路５７１によつて制御されるセル中にプログラミング
された２進パターンを比較器に読出す。すでに説明した
ように、受信されたトーン信号に関する周期計数が上側
限界に関してプログラミングされた周期と等しいかまた
はこれ以下である場合には、オアゲート５２０はレベル
「１」を供給し、よつてアンドゲート５２２を経てフリ
ツプフロツプ５２４に供給してこれをｌセツトしこれに
より計数器５２６にパルスを供給する。この測定を繰返
し行ない、測定された周期が、プログラミングされた限
界間に引き続き存在する場合には、計数器５２６から線
路２１１Ａにレベル「Ｏ」を供給してインタフエース回
路２６Ａの環状計数器をステツプさせおよびメモリ５３
０を作動させて次のタィムスロツトに関してプログラミ
ングされた限界を読出すまで前記計数器５２６を繰返し
進める。第４図に示すシステムにおいては、（第３図の
システムと同様に）５個のタイムスロツトを設けるので
、順次に供給される５個のトーン信号によつて符号を形
成する。

線路２５６Ａ，２５７Ａ，２５８Ａ，２５９Ａおよび２
６０Ａを順次にレベル「１」とし他の線路を全てレベル
［０」とすることによつてタイムスロツトの識別を行な
う。この５個の線路は５個のタイムスロツトに関してメ
モリ５３０にプログラミングされた限界を作用させる。
符号プラグインタフエース回路２６Ａは第３Ｃ図の回路
２６には対応する部分を有しない３入力ナンドゲート２
４５Ａを含む。

第５トーン信号が正しいトーン信号であると判明した場
合には、線路２１１Ａのレベル「０」の信号はゲート２
１２Ａを経て環状計数器をステツプさせるので、ゲート
２４５Ａの出力レベルは［０」となり、この出力をイン
バータ２４７Ａに供給して線路２４８Ａにはレペル「１
］の信号を形成する。

この信号を論理制御回路１４から線路１９１に形成され
たインタロケーションパルスを供給するナンドゲート２
８２Ａに供給する。線路２４８Ａおよび１９１の信号レ
ベルが「１」であるとゲート２８２Ａの出力線路２８３
Ａの出力レベルを「０」とし、ノアゲート２８０Ａの出
力をメモリフリツプフロツプ２７８Ａの状態によつて決
定する。メモリフリツプフロツプ２７８Ａは第３Ｃ図の
フリツプフロツプ２７８とほぼ同様に作動する。フリツ
プフロツプ２７８はデコーデイングシーケンスの開始時
に論理制御回路１４から線路１８９に形成されたレベル
「１」の信号によつてりセツトする。各タイムスロツト
の終了時にノアゲート２７６Ａの作動により制御フリツ
プフロツプ２１５Ａの状態を調べる。有効トーン信号を
受信している場合にはフリツプフロツプ２１５Ａから線
路１８５にはレベル［１」の信号が形成され、受信トー
ン信号が正しいものでない場合にはその線路にはレベル
「０」の信号が形成される。論理制御回路１４から線路
１４４には通常はレベル「０」の信号が生じているが、
この信号は各タイυυムスロツト期間の終了時にはレベ
ル「１」に上昇する。

線路１４４のレベルをインバータ２７４Ａで反転した後
第２入力としてノアゲート２７６Ａに供給する。タイム
スロツトの終了時に線路１４４のレベルが「１」となり
、インバータ２７４Ａからゲート２７６Ａへの入力がレ
ベル「Ｏ」である時、線路１８５のレベルが「１」であ
る場合には、ゲート２７６Ａの出力はレベル「０」に留
まりフリツプフロツプ２７８Ａはりセツト状態に留まる
。しかしながら、線路１８５がタイムスロツトの終了時
にレベル［０」にある場合には、線路２７７Ａはレベル
「１］に駆動されメモリフリツプフロツプ２７８Ａをセ
ツトする。この場合、第５タイムスロツトの後に線路２
８３Ａをレベル「０］にすると、フリツプフロツプ２７
８Ａから線路２７９Ａに生じるレベルによつてノアゲー
ト２８０Ａの出力におけるレベルをレベル「０」にする
。

この出力を線路１８７を介して論理制御回路１４に供給
するが、この出力は正しいトーン信号シーケンスを受信
した時レベル「１」に上昇する。従つて、論理制御回路
１４はすでに説明したように交流可聴信号を供給する。
上述したシステムにおいて、メモリフリツプフロップ２
７８Ａを省略し出力線路２４８Ａを論理制御回路１４へ
の線路１８７に直接接続するので、デコーダが第５タイ
ムスロツト位置に達しない全てのトーン信号が正しくな
い場合には線路２４８Ａにレベル「１」を供給するから
、正しいトーン信号シーケンスをデコーデイングしたこ
とを表示する。

しかしながら、図示の回路は、既知の多重化技術を使用
することによつて、多数の符号メモリを単一デコーダに
組込んで多重アドレスデコーダを形成することができる
という利益を有する。かかるデコーダは多数の独立して
選別され得るトーン信号シーケンスに応答できる。第３
図および第４図のデジタルデコーダシステムは、受信ト
ーン信号の正確なサイクル数（４）の期間に生じるクロ
ツクパルスの数を計数することによつて、受信トーン信
号の周波数を測定するものである。

周期計数器が到達する２進パルス計数は受信トーン信号
の周期および対応する周波数の測定値である。両実施例
において、このパルスの計数を符号プラグ回路の部分を
形成する２進符号メモリに記憶した数と関係させる。符
号プラグインタブニーズ回路は受信トーン信号に関する
タイムスロツトを識別して順次に受信された複数個のト
ーン信号に関する周期計数を処理する。全ての受信トー
ン信号が符号メモリに記憶された数と一致したことを示
すメモリ装置を符号プラグ回路に設ける。匍脚回路はこ
のメモリ装置をチエツクして可聴警報信号を発生して有
効トーン信号符号をデコーデイングしたことを示す。周
期計数選別回路の２つのシステムは、周期計数が所定限
界内にないときに応答し受信されるべき各トーン信号周
波数に関するトーン周期素子と、２進出力を供給してど
のトーン信号を受信したかを示すエンコーダとを含む点
が第３図のシステムと異なる。

比較器はこの２進出力と符号メモリからの対応する２進
出力とを受信して正しいトーン信号をデコーデイングし
たことを示す。第４図のシステムは比較器に直接２進周
期計数を供給し、符号メモリを作動させて下側周期限界
を供給し、次いで比較器には上側周期限界を供給する。
少数（例えば１２）の異なるトーン信号周波数を使用す
る場合には、符号メモリおよび比較器は第４図のシステ
ムにおけるよりも複雑化しないので、一般には第３図の
システムが好適である。多数（２０以上）の異なるトー
ン信号周波数を使用する場合には、周期計数選別器が複
雑化とならずおよびトーン信号周期素子およびトーン信
号選別エンコーダを必要としないので、第４図のシステ
ムが一般には好適である。土述した２つのシステムは共
に正確な周波数、帯域幅およびタイミング特性でデジタ
ル作動をし、単一の集積化されたチツプとして構成する
のに好適でありおよび異なる型の符号のコーデイングに
適用できるという利点を有する。

これらシステムは本発明の基本的要素を利用した代表的
なものである。なお、本発明は上述した実施例にのみ限
定されるものではなく多くの変形または変更をなし得る
こと明らかである。

【図面の簡単な説明】

第１図は本発明のデジタル式トーン信号デコーダ装置の
実施例を示す基本的プロツク図、第２図は第１図の詳細
図、第３Ａ，３Ｂ，３Ｃおよび３Ｄ図は本発明のデコー
ダ装置の一実施例を示す部分的プロツク図、第４図は本
発明の第２実施例を示すプロツク図、第５図は第４図の
符号メモリを示す回路図である。 １０・・・・・・位相ロツクループ回路、１１・・・・
・・基準タイミング回路、１２・・・・・・周期測定回
路、１３・・・・・・アドレス符号装置、１４・・・・
・・論理制御回路、２１・・・・・・基準発振器、２２
・・・・・・タイミング計数器、２３・・・・・・周期
タイミングゲート、２４・・・・・・周期計数器、２５
，２５Ａ・・・・・・周期計数選別（又は選択）器、２
６，２６Ａ・・・・・・符号プラグインタフエース回路
、２７，２７Ａ・・・・・・符号プラグ、２８・・・・
・・１６進変換器、３８・・・・・・トーン信号エンコ
ーダ、８２・・・・・・ゲート、１３０・・・・・・ト
ーン信号周期素子、１４５・・・・・・下側限界ゲート
、１４６・・・・・・土側限界ゲート、１４８・・・・
・・フリツプフロツプ、２５『，５３０・・・・・・符
号メモリ、２５４″，２８５・・・・・・群呼出メモリ
装置、２７０−２ｒ３，２ｒ５・・・・・・比較回路、
２７８・・・・・・メモリ装置、２８７，４００・・・
・・・警報信号回路、５００・・・・・・デジタル周期
比較器。

Claims (1)

1. 【特許請求の範囲】 １ 一定周波数のクロックパルスを供給する基準タイミ
   ング回路１１、供給された異なる個数のパルスに応答し
   て出力を供給する周期計数器２４およびこの周期計数器
   ２４に結合しこれよりの出力に応答して所定周波数のト
   ーン信号を表示するアドレス符号装置１３を含み、所定
   周波数の入力信号に応答して出力を供給するデジタル式
   トーン信号デコーダ装置において、前記基準タイミング
   回路１１からのクロツクパルスを前記周期計数器２４に
   供給する周期タイミングゲート２３を含み、前記ゲート
   ２３は入力トーン信号を受信してこのゲートを附勢する
   ための入力端子を有し、さらに前記ゲート２３は供給さ
   れたトーン信号の所定数の周期の期間内に発生したクロ
   ックパルスを前記周期計数器２４に通過するように附勢
   されるゲート８２を含むことを特徴とするデジタル式ト
   ーン信号デコーダ装置。 ２ 特許請求の範囲１記載のデジタル式トーン信号デコ
   ーダ装置において、前記アドレス符号装置１３は検出さ
   れるべきトーン信号を表わすようにプリセットする符号
   メモリ２５０′を有する符号プラグ２７、および前記符
   号プラグを前記計数器２４に接続する周期計数選別器２
   ５を含むデジタル式トーン信号デコーダ装置。 ３ 特許請求の範囲２記載のデジタル式トーン信号デコ
   ーダ装置において、前記アドレス符号装置１３は複数の
   出力端子２４０、２４１、２４２、２４３、２４４を有
   し複数個のトーン信号を順次の受信に応答して前記出力
   端子に信号を順次に供給する符号プラグインタフェース
   回路２６を含むデジタル式トーン信号デコーダ装置。 ４ 特許請求の範囲３記載のデジタル式トーン信号デコ
   ーダ装置において、前記符号プラグ２７は供給された信
   号に応答して夫々作動される複数の段部２５６、２５７
   、２５８、２５９、２６０を有する符号メモリ２５０′
   、および前記符号プラグインタフェースの前記出力端子
   ２４０、２４１、２４２、２４３、２４４を前記段部に
   接続してこれを順次に作動させる手段を含むデジタル式
   トーン信号デコーダ装置。 ５ 特許請求の範囲４記載のデジタル式トーン信号デコ
   ーダ装置において、前記アドレス符号装置１３は前記周
   期計数選別器２５および前記符号メモリ２５０′に接続
   さた比較回路２７０、２７１、２７２、２７３、２７５
   を含み、この比較回路は前記周期計数選別器２５の状態
   が前記符号メモリ２５０′の状態に一致した時出力を供
   給するデジタル式トーン信号デコーダ装置。 ６ 特許請求の範囲５記載のデジタル式トーン信号デコ
   ーダ装置において、前記周期計数器２４、前記周期タイ
   ミングゲート２３、前記周期計数選別器２５およびその
   動作を制御するための前記符号プラグ装置に結合した論
   理制御回路１４を含み、この論理制御回路は前記比較回
   路２７０−２７３、２７５の前記出力に応答して検出出
   力を供給するデジタル式トーン信号デコーダ装置。 ７ 特許請求の範囲２記載のデジタル式トーン信号デコ
   ーダ装置において、前記周期計数選別器２５は夫々が所
   定の上側および下側限界内に存在する周波数を有するト
   ーン信号に応答する複数のトーン信号周期素子１３０−
   １４１を含むデジタル式トーン信号デコーダ装置。 ８ 特許請求の範囲７記載のデジタル式トーン信号デコ
   ーダ装置において、前記周期計数器２４は夫々が出力端
   子８７−１００を有する複数個の段部８３、８４を有す
   る２進計数器とし、前記周期計数選別器２５は前記周期
   計数器２４の前記出力を前記トーン信号周期素子１３０
   −１４１に結合した１６進変換器２８を含むデジタル式
   トーン信号デコーダ装置。 ９ 特許請求の範囲８記載のデジタル式トーン信号デコ
   ーダ装置において、前記１６進変換器２８は２進入力を
   受信する複数個の入力端子８７−１００および単一計数
   を識別する複数の出力端子を有し、各トーン信号周期素
   子１３０−１４１は前記変換器２８の複数個の出力端子
   に接続した下側限界ゲート１４５および前記変換器２８
   の複数個の出力端子に接続した上側限界ゲート１４６を
   含むデジタル式トーン信号デコーダ装置。 １０ 特許請求の範囲８記載のデジタル式トーン信号デ
   コーダ装置において、各トーン信号周期素子１３０−１
   ４１は前記下側限界ゲート１４５によつてセットされか
   つ前記上側限界ゲート１４６によつてリセットされるフ
   リップフロップ１４８と、前記フリップフロップに結合
   されてその状態をインタロゲーテイングしかつセットさ
   れたフリップフロップを有するトーン信号周期素子を指
   示する制御回路を含むデジタル式トーン信号デコーダ装
   置。 １１ 特許請求の範囲７記載のデジタル式トーン信号デ
   コーダ装置において、前記周期計数選別器２５は前記ト
   ーン信号周期素子１３０−１４１に接続され応答したト
   ーン信号周期素子を識別する２進出力端子１８０、１８
   １、１８２、１８３を有するトーン信号エンコーダ３８
   を含み、前記アドレス符号装置１３は前記２進出力端子
   および前記符号メモリ２５０′に接続されて両者間の一
   致を表示するようプリセットおよび作動する比較回路２
   ７０−２１３、２７５と、この比較回路２７０−２７３
   、２７５に結合されその動作に応答してプリセットされ
   たトーン信号の受信を表示するインバータ２７８を含む
   デジタル式トーン信号デコーダ装置。 １２ 特許請求の範囲１１記載のデジタル式トーン信号
   デコーダ装置において、順次受信された複数個のトーン
   信号に応答し、前記符号プラグの前記プリセットされた
   符号メモリ２５０′は夫々が検出されるべき１個のトー
   ン信号を表示する出力を供給する複数個の段部２５６−
   ２６０を含み、前記アドレス符号装置１３は前記トーン
   信号エンコーダ３８の出力端子に結合されおよび前記符
   号メモリ２５０′に結合されてこの符号メモリ２５０′
   の前記段部２５６−２６０を順次に作動させる手段を有
   する符号プラグインタフェース回路２６を含み、前記比
   較回路２７０−２７３に送信トーン信号を表示する出力
   とプリセットされたトーン信号とを前記比較回路２７０
   −２７３に順次供給するデジタル式トーン信号デコーダ
   装置。 １３ 特許請求の範囲１２記載のデジタル式トーン信号
   デコーダ装置において、前記比較回路２７０−２７３に
   結合した前記手段は第１および第２状態を有するメモリ
   装置２７８を含み、このメモリ装置２７８を前記符号メ
   モリ２５０′からの出力に応答する前記エンコーダ３８
   からの出力に応答して前記比較回路２７０−２７３によ
   つて前記第１状態に保持し、さらに前記メモリ装置２７
   ８に結合され１つの完全なトーン信号シーケンスの期間
   に前記メモリ装置２７８が前記第１状態に保持されてい
   ることに応答して警報信号を供給する警報信号回路２８
   ０、４００を含むデジタル式トーン信号デコーダ装置。 １４ 特許請求の範囲１３記載のデジタル式トーン信号
   デコーダ装置において、前記アドレス符号装置１３はさ
   らに第１および第２状態を有する群呼出メモリ装置２５
   ４′、２８５を含み、トーン信号エンコーダ３８に結合
   した制御回路１４、前記比較回路２７０−２７３および
   前記符号プラグインタフェース回路２６は前記符号メモ
   リ２５０′にプリセットされたトーン信号に応答し特定
   のトーン信号に追従される複数個のトーン信号を受信し
   たとき前記群呼出メモリ装置２８５を前記第１状態に保
   持し、前記警報信号回路２８０、４００を前記群呼出メ
   モリ装置２８５に結合して前記群呼出メモリ装置２５４
   ′、２８５を完全なトーン信号シケンス期間に第１状態
   に保持した時群呼出警報信号を供給するデジタル式トー
   ン信号デコーダ装置。 １５ 特許請求の範囲２記載のデジタル式トーン信号デ
   コーダ装置において、前記周期計数選別器２５は前記周
   期計数器２４に接続した複数個の第１入力端子および前
   記符号プラグ２７Ａに接続した複数個の第２入力端子を
   有するデジタル周期比較器５００を含むデジタル式トー
   ン信号デコーダ装置。 １６ 特許請求の範囲１５記載のデジタル式トーン信号
   デコーダ装置において、順次受信された複数個のトーン
   信号に応答し、前記符号プラグ２７Ａは複数個の段部を
   有する符号メモリ５３０を含み、この符号メモリは前記
   段部に接続されこれを作動させる入力２５６Ａ−２６０
   Ａと前記段部に接続され前記段部にプログラミングされ
   た数を読出す出力５３１−５４４を有し、これら出力５
   ３１−５４４を前記デジタル周期比較器５００に接続す
   るデジタル式トーン信号デコーダ装置。 １７ 特許請求の範囲１６記載のデジタル式トーン信号
   デコーダ装置において、前記周期計数器２４を複数個の
   出力を有する２進計数器とし、前記符号メモリ５３０は
   その前記段部にプログラミングされた数を有し、前記符
   号メモリ５３０の前記出力５３１−５４４は前記周期計
   数器２４と同じ数の出力を有するデジタル式トーン信号
   デコーダ装置。 １８ 特許請求の範囲１７記載のデジタル式トーン信号
   デコーダ装置において、前記アドレス符号装置１３は前
   記周期計数選別器２５Ａを前記符号メモリ５３０の前記
   入力２５６Ａ−２６０Ａに接続して前記段部を順次作動
   させる符号プラグインタフェース回路２６Ａを含むデジ
   タル式トーン信号デコーダ装置。 １９ 特許請求の範囲１８記載のデジタル式トーン信号
   デコーダ装置において、前記符号メモリ５３０の各段部
   を受信されるべきトーン信号の下側周期限界を表わすよ
   うプログラミングされた第１部分５６２およびトーン信
   号の上側周期限界を表わすようにプログラミングされた
   第２部分５６４を有し、前記周期計数選別器２５Ａを前
   記メモリ５３０の前記入力に結合して前記第１部分５６
   ２を作動させるので前記デジタル周期比較器５００によ
   り受信トーン信号の周期と下側周期限界とを比較し、前
   記周期計数選別器２５Ａは前記比較器５００の出力に応
   答して前記第２部分５６４を作動させて前記デジタル周
   期比較器５００により受信トーン信号の周期と上側周期
   限界とを比較させるデジタル式トーン信号デコーダ装置
   。 ２０ 特許請求の範囲１９記載のデジタル式トーン信号
   デコーダ装置において、前記アドレス符号装置１３は第
   １および第２状態を有するメモリ装置２７８Ａを含み、
   このメモリ装置２７８Ａを前記符号メモリ５３０にプロ
   グラミングされた限界内に存在する全てのトーン信号の
   順次の受信に応答して前記第１状態に保持し、警報信号
   回路４００を前記メモリ装置２７８Ａに結合しこのメモ
   リ装置２７８Ａが完全なトーン信号シーケンス期間に前
   記第１状態に保持されていることに応答して警報信号を
   供給するデジタル式トーン信号デコーダ装置。