JPS5916197A - Ｒｏｍの制御装置 - Google Patents
Ｒｏｍの制御装置Info
- Publication number
- JPS5916197A JPS5916197A JP57126070A JP12607082A JPS5916197A JP S5916197 A JPS5916197 A JP S5916197A JP 57126070 A JP57126070 A JP 57126070A JP 12607082 A JP12607082 A JP 12607082A JP S5916197 A JPS5916197 A JP S5916197A
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- JP
- Japan
- Prior art keywords
- rom
- terminal
- address
- latch
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＲＯＭの制御装置に関し、更に詳述すると一１
ＲＯＭの消費電力を低減させるための制御装置に関する
。
ＲＯＭの消費電力を低減させるための制御装置に関する
。
一般に、データバスとアドレスバスを共用する場合は、
第１図に示すように、ＲＯＭの指定アドレスをデータ読
み出し時だけ一時記憶するためのランチ回路が併用され
る。図において、ＯＥ端子はアウトプット・イネーブル
端子であって、ＣＰＵからＲＯＭセレクト信号を受けＲ
ＯＭのデータ出力を可能にするための端子であり、ＣＥ
端子はチップ・イネーブル端子であって、この端子電位
をＨｉレヘルにすることによりＲＯＭを待機モードに保
ち、その間の消費電力を低減化することができる端子で
ある。また、ＬＴ端子はラッチ端子であって、ＣＰＵか
らアドレスラッチ・イネーブル信号を受はアドレスバス
からの入力のランチを可能にする端子である。■ＣＣ端
子は電源端子である。なお、ＯＥ、ＣＥ、ＬＴ各端子に
ついて、内部回路によりイネーブル信号の立ち上がり時
に有効に作用するよう製作されたものと、イネーブル信
号の立ち下がり時に有効に作用するよう製作されたもの
とがあり、前者をＯＥ、ＧＥ、ＬＴで表し、後者をて百
、−６丁−１丁下で表す。立ち下がりのタイミングは立
ち上がりのタイミングに比べて、当然、イネーブル信号
の時間隔だけ遅れることになる。
第１図に示すように、ＲＯＭの指定アドレスをデータ読
み出し時だけ一時記憶するためのランチ回路が併用され
る。図において、ＯＥ端子はアウトプット・イネーブル
端子であって、ＣＰＵからＲＯＭセレクト信号を受けＲ
ＯＭのデータ出力を可能にするための端子であり、ＣＥ
端子はチップ・イネーブル端子であって、この端子電位
をＨｉレヘルにすることによりＲＯＭを待機モードに保
ち、その間の消費電力を低減化することができる端子で
ある。また、ＬＴ端子はラッチ端子であって、ＣＰＵか
らアドレスラッチ・イネーブル信号を受はアドレスバス
からの入力のランチを可能にする端子である。■ＣＣ端
子は電源端子である。なお、ＯＥ、ＣＥ、ＬＴ各端子に
ついて、内部回路によりイネーブル信号の立ち上がり時
に有効に作用するよう製作されたものと、イネーブル信
号の立ち下がり時に有効に作用するよう製作されたもの
とがあり、前者をＯＥ、ＧＥ、ＬＴで表し、後者をて百
、−６丁−１丁下で表す。立ち下がりのタイミングは立
ち上がりのタイミングに比べて、当然、イネーブル信号
の時間隔だけ遅れることになる。
一方、システム制御機器や計測機器において、ＣＰＵ及
びＲＯＭ等を小型容器に収納し且つ密封したい場合があ
り、そのために、ハードウェアの容積の小型化と発熱量
すなわち消費電力の低減化が要請されている。第１図に
示す回路は容積的には最も簡単であるが、ＲＯＭに常時
定格電流が流れているため発熱量が大きく、放熱手段を
必要とする。
びＲＯＭ等を小型容器に収納し且つ密封したい場合があ
り、そのために、ハードウェアの容積の小型化と発熱量
すなわち消費電力の低減化が要請されている。第１図に
示す回路は容積的には最も簡単であるが、ＲＯＭに常時
定格電流が流れているため発熱量が大きく、放熱手段を
必要とする。
これに対し、第２図に示すように、上述した待機モード
を利用するため、ＧＥ端子にＧＥ端子制御回路を接続し
、ＣＰＵからＲＯＭセレクト信号が出力されるごとにＧ
Ｅ端子をＨｉレヘルに制御すれば、ＲＯＭ自体の消費電
力は低減されるが、制御回路を付加した分だけハードウ
ェアの容積が増大し、更に、付加部分からも発熱するた
め好ましくない。
を利用するため、ＧＥ端子にＧＥ端子制御回路を接続し
、ＣＰＵからＲＯＭセレクト信号が出力されるごとにＧ
Ｅ端子をＨｉレヘルに制御すれば、ＲＯＭ自体の消費電
力は低減されるが、制御回路を付加した分だけハードウ
ェアの容積が増大し、更に、付加部分からも発熱するた
め好ましくない。
更に、第３図に示すように、電源端子ＶＣＣと電源線の
間にトランジスタ等のスイッチング素子を介在させる手
段も試みられているが、この方式では、通電後ＲＯＭが
安定状態に達してＲＯＭアクセス可能になるまでの所要
時間をとらねばならず、ハードウェアの容積が増大する
ほかシステム全体の処理スピードが低下するので好まし
くない。
間にトランジスタ等のスイッチング素子を介在させる手
段も試みられているが、この方式では、通電後ＲＯＭが
安定状態に達してＲＯＭアクセス可能になるまでの所要
時間をとらねばならず、ハードウェアの容積が増大する
ほかシステム全体の処理スピードが低下するので好まし
くない。
本発明の目的は、ハードウェアの容積を増大させること
なく、且つ、システム全体の性能をいささかも低下させ
ることなく、消費電力を低減化して機器の発熱量を抑え
たＲＯＭ制御装置を提供することにある。
なく、且つ、システム全体の性能をいささかも低下させ
ることなく、消費電力を低減化して機器の発熱量を抑え
たＲＯＭ制御装置を提供することにある。
本発明のＲＯＭ制御装置は、ＲＯＭの電源端子■ＣＣに
素晴電源電圧を印加したまま、ランチ回路のランチ端子
ＬＴをＲＯＭのｄ主端子に接続したことを特徴としてい
る。
素晴電源電圧を印加したまま、ランチ回路のランチ端子
ＬＴをＲＯＭのｄ主端子に接続したことを特徴としてい
る。
第４図に本発明の実施例を示す。
ＲＯＭＩはランチ回路２のラッチアドレス３に係る記憶
内容をデータ出力する。バス４はデータバスとアドレス
バスを時分割制御により共用している。ＲＯＭＩの電源
端子ＶＣＣは直接電源線に接続され、ＲＯＭ０■端子に
ＣＰＵからＲＯＭセレクト信号が導入され、ＲＯＭ０■
端子とランチ回路のＬＴ主端子直接接続されてＣＰＵか
らアドレスランチ信号が導入されている。
内容をデータ出力する。バス４はデータバスとアドレス
バスを時分割制御により共用している。ＲＯＭＩの電源
端子ＶＣＣは直接電源線に接続され、ＲＯＭ０■端子に
ＣＰＵからＲＯＭセレクト信号が導入され、ＲＯＭ０■
端子とランチ回路のＬＴ主端子直接接続されてＣＰＵか
らアドレスランチ信号が導入されている。
第５図にタイムチャートを示す。バス４には浮遊期間Ｆ
Ｌをはさんでアドレス伝送期間ＡＤＨとデータ等の伝送
期間ＩＮが交互に現れる。これと同期してＲＯＭセレク
ト信号とアドレスラッチ信号が図示のタイミングで出力
されるから、ＲＯＭの面端子電位はアドレスラッチ信号
と同一波形になり、ＲＯＭにはσ丑−子がＬｏレベルの
ときだけ定格電流が供給され、面端子がＨｉレベルのと
きは微少電流のみが供給される。その結果、第１図に示
した従来例と比較してＲＯＭの消費電力は約２／３に減
少し、従って、発熱量は電流の二乗に比例するからほぼ
半分に減少した。
Ｌをはさんでアドレス伝送期間ＡＤＨとデータ等の伝送
期間ＩＮが交互に現れる。これと同期してＲＯＭセレク
ト信号とアドレスラッチ信号が図示のタイミングで出力
されるから、ＲＯＭの面端子電位はアドレスラッチ信号
と同一波形になり、ＲＯＭにはσ丑−子がＬｏレベルの
ときだけ定格電流が供給され、面端子がＨｉレベルのと
きは微少電流のみが供給される。その結果、第１図に示
した従来例と比較してＲＯＭの消費電力は約２／３に減
少し、従って、発熱量は電流の二乗に比例するからほぼ
半分に減少した。
本発明はＲＯＭを構成しているメモリーの種類にかかわ
らず実施することができる。
らず実施することができる。
本発明によれば、きわめて簡易な構成にもかかわらず、
システム全体の性能を損なわず、且つハードウェアの容
積を増大させることなく、ＲＯＭの消費電力及び発熱を
大幅に低減することができるので、小型容器内に密封収
容して使用される制御機器に実施して特に効果が大きい
。
システム全体の性能を損なわず、且つハードウェアの容
積を増大させることなく、ＲＯＭの消費電力及び発熱を
大幅に低減することができるので、小型容器内に密封収
容して使用される制御機器に実施して特に効果が大きい
。
第１図、第２図及び第３図は従来例を示す図である。第
４図は本発明実施例を示す回路図である。 第５図は本発明の作用説明図である。 ＣＥ・・・チップイネーブル端子 ＬＴ・・・ラッチ端子 特許出願人 株式会社エム・システム技研化 理 人
弁理士 西１） 新 手続補正書 １．事件の表示 昭和５７年 特許側 第１２６０７０号２、発明の名称 ＲＯＭの制御装置 ３、補正をする者 事件との関係 特許出願人 住所 大阪市阿倍野区阪南町４丁目１２−１氏名
株式会社エム・システム技研代表者 宮道 繁 ６、補正の対象 明細書 ５６２−
４図は本発明実施例を示す回路図である。 第５図は本発明の作用説明図である。 ＣＥ・・・チップイネーブル端子 ＬＴ・・・ラッチ端子 特許出願人 株式会社エム・システム技研化 理 人
弁理士 西１） 新 手続補正書 １．事件の表示 昭和５７年 特許側 第１２６０７０号２、発明の名称 ＲＯＭの制御装置 ３、補正をする者 事件との関係 特許出願人 住所 大阪市阿倍野区阪南町４丁目１２−１氏名
株式会社エム・システム技研代表者 宮道 繁 ６、補正の対象 明細書 ５６２−
Claims (1)
- データバスとアドレスバスを共用し、ＲＯＭの指定アド
レスをランチ回路に一時記憶し、そのランチアドレスに
より上記ＲＯＭのデータを読み出す方式において、上記
ＲＯＭの電源端子を電源線に直接接続し、上記ランチ回
路がＣＰＵがらアドレスラッチ信号を導入するためのラ
ンチ端子を上記ＲＱＭのチップイネーブル端子に接続し
てなることを特徴とするＲＯＭの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126070A JPS5916197A (ja) | 1982-07-19 | 1982-07-19 | Ｒｏｍの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126070A JPS5916197A (ja) | 1982-07-19 | 1982-07-19 | Ｒｏｍの制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916197A true JPS5916197A (ja) | 1984-01-27 |
| JPS6137713B2 JPS6137713B2 (ja) | 1986-08-25 |
Family
ID=14925865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57126070A Granted JPS5916197A (ja) | 1982-07-19 | 1982-07-19 | Ｒｏｍの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916197A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61501176A (ja) * | 1984-02-06 | 1986-06-12 | サンドストランド・デ−タ・コントロ−ル・インコ−ポレ−テッド | 衝突時に保存可能な航空機のフライトデ−タレコ−ダシステムのための固体メモリ |
-
1982
- 1982-07-19 JP JP57126070A patent/JPS5916197A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61501176A (ja) * | 1984-02-06 | 1986-06-12 | サンドストランド・デ−タ・コントロ−ル・インコ−ポレ−テッド | 衝突時に保存可能な航空機のフライトデ−タレコ−ダシステムのための固体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6137713B2 (ja) | 1986-08-25 |
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