JPS6055916B2 - タイミング回路 - Google Patents
タイミング回路Info
- Publication number
- JPS6055916B2 JPS6055916B2 JP55133988A JP13398880A JPS6055916B2 JP S6055916 B2 JPS6055916 B2 JP S6055916B2 JP 55133988 A JP55133988 A JP 55133988A JP 13398880 A JP13398880 A JP 13398880A JP S6055916 B2 JPS6055916 B2 JP S6055916B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset
- control signal
- signal
- period
- Prior art date
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- Expired
Links
- 230000004913 activation Effects 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000009849 deactivation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000002779 inactivation Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 241001556567 Acanthamoeba polyphaga mimivirus Species 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はタイミング回路に関し、特に
ＭＯＳＦＥＴを用いた非同期式スタチツクメモリに用い
られるタイミング回路に関する。
られるタイミング回路に関する。
一般に非同期式スタチツクメモリにおいては電力制御信
号ＣＳを有している。
号ＣＳを有している。
信号ＣＳが活性化されると一連の電力制御用内部信号Ｃ
Ｓ、、ＣＳ２・・・ＣＳｎが活性化され、それらの信号
によりメモリのアドレス回路、デコーダ回路、センス回
路等が活性化されメモリとして機能する。しカルながら
従来の方式においては信号ＣＳが非活性化されると、そ
れにつれて一連の制御信号ＣＳ、、ＣＳ。・・・ＣＳｎ
が非活性化されるわけであるが、非活性の期間が短いと
回路内部はリセットされずに前の状態一畠・、、’！−
１、良・・ｉ・ 會 Ｌ−＆− ↓ ・一、岬：、、、
ミミ；：Ｉｌｒｃに（■■、、、４に（■■、ｎ、’一
、Ｚ−ｉｌ：キに性化されることが起る。
Ｓ、、ＣＳ２・・・ＣＳｎが活性化され、それらの信号
によりメモリのアドレス回路、デコーダ回路、センス回
路等が活性化されメモリとして機能する。しカルながら
従来の方式においては信号ＣＳが非活性化されると、そ
れにつれて一連の制御信号ＣＳ、、ＣＳ。・・・ＣＳｎ
が非活性化されるわけであるが、非活性の期間が短いと
回路内部はリセットされずに前の状態一畠・、、’！−
１、良・・ｉ・ 會 Ｌ−＆− ↓ ・一、岬：、、、
ミミ；：Ｉｌｒｃに（■■、、、４に（■■、ｎ、’一
、Ｚ−ｉｌ：キに性化されることが起る。
この様な場合次の活性化期間においては、前の状態のリ
セットを行つてから選択されたメモリセルのアクセスに
対応した状態にせしめるわけであるので当然速度が遅く
なる。非活性期間が十分に長いと、回路内部はリセット
され速度はすなわち、リセットは回路内部を初期状態化
し、これに続く活性動作を高速に行なうために多用され
ている。例えば第１と第２のデータラインに゛゛１’’
、゛’０’’が先の活性サイクルで出力されていた場合
にこのまま次の活性サイクルでこれらデータラインを逆
の゛゛０’’、’’１’’に設定することは多大の時間
を要する。特に活性サイクル期間が短くこの活性期間内
でデータが充分に反転していない場合、続いて非活性期
間に電流能力の小さい保持用負荷を介してこのデータの
反転を行なわねばならず。回路動作はきわめて遅くなる
。本発明の目的は、非活性化期間が短い場合においても
、内部回路をリセットをた後に内部制御信）号を非活性
化するタイミング回路を提供することにある。
セットを行つてから選択されたメモリセルのアクセスに
対応した状態にせしめるわけであるので当然速度が遅く
なる。非活性期間が十分に長いと、回路内部はリセット
され速度はすなわち、リセットは回路内部を初期状態化
し、これに続く活性動作を高速に行なうために多用され
ている。例えば第１と第２のデータラインに゛゛１’’
、゛’０’’が先の活性サイクルで出力されていた場合
にこのまま次の活性サイクルでこれらデータラインを逆
の゛゛０’’、’’１’’に設定することは多大の時間
を要する。特に活性サイクル期間が短くこの活性期間内
でデータが充分に反転していない場合、続いて非活性期
間に電流能力の小さい保持用負荷を介してこのデータの
反転を行なわねばならず。回路動作はきわめて遅くなる
。本発明の目的は、非活性化期間が短い場合においても
、内部回路をリセットをた後に内部制御信）号を非活性
化するタイミング回路を提供することにある。
本発明は、内部リセット信号を遅延回路に通し、この遅
延信号に応答して内部制御信号を非活化することを特徴
とする。第１図に本発明の基本的構成を示す。
延信号に応答して内部制御信号を非活化することを特徴
とする。第１図に本発明の基本的構成を示す。
第１図に７おいては、一連のリセット信号ＲＳ、、ＲＳ
２、・・・ＲＳｍがリセット信号発生回路３から発生し
、リセット信号により回路内部がリセットされるに十分
な時間の遅延回路２を介し回路活性化信号発生回路１を
リセットすることを示す。このように構成することによ
つて、外部制御信号によつて規定される活性化期間が短
くても、内部の実効的な活性期間に遅延回路の遅延時間
だけ長くできるために、回路を充分に動作させ、よつて
速度の遅れを小さくとどめることができる。第２図に本
発明の一実施例を示す。
２、・・・ＲＳｍがリセット信号発生回路３から発生し
、リセット信号により回路内部がリセットされるに十分
な時間の遅延回路２を介し回路活性化信号発生回路１を
リセットすることを示す。このように構成することによ
つて、外部制御信号によつて規定される活性化期間が短
くても、内部の実効的な活性期間に遅延回路の遅延時間
だけ長くできるために、回路を充分に動作させ、よつて
速度の遅れを小さくとどめることができる。第２図に本
発明の一実施例を示す。
第３図に第２図の実施例の動作波形を示す。第２図にお
いてはブロック２１は活性化信号発生回路、ブロック２
２はリセット信号発生回路、ブロック２３は遅延回路で
ある。ます外部入力信号ＣＳが活性化（低レベル）され
ると、内部信号ＣＳｌが活性化され、リセット信号ＲＳ
ｌは非活性化されメモリとして機能する。次に外部入力
信号ＣＳが非活性化（高レベル）されるとリセット信号
ＲＳｌは活性化され回路内部はリセットされ始めるが、
制御信号ＣＳｌは遅延回路２３によりまだ非活性化され
ない。制御信号ＣＳｌはリセット信号ＲＳｌにより回路
内部がリセットされるに十分な時附匡ｄ（Ｔａは遅延回
路２３により決定される。）経過した後に非活性化され
る。この様にすることにより、回路内部がリセットされ
た状態、すなわち外部入力信号ＣＳの非活性化期間が十
分長い時と同様の動作がＣＳの非活性化期間が短い場合
にも可能となり速度は遅れない。
いてはブロック２１は活性化信号発生回路、ブロック２
２はリセット信号発生回路、ブロック２３は遅延回路で
ある。ます外部入力信号ＣＳが活性化（低レベル）され
ると、内部信号ＣＳｌが活性化され、リセット信号ＲＳ
ｌは非活性化されメモリとして機能する。次に外部入力
信号ＣＳが非活性化（高レベル）されるとリセット信号
ＲＳｌは活性化され回路内部はリセットされ始めるが、
制御信号ＣＳｌは遅延回路２３によりまだ非活性化され
ない。制御信号ＣＳｌはリセット信号ＲＳｌにより回路
内部がリセットされるに十分な時附匡ｄ（Ｔａは遅延回
路２３により決定される。）経過した後に非活性化され
る。この様にすることにより、回路内部がリセットされ
た状態、すなわち外部入力信号ＣＳの非活性化期間が十
分長い時と同様の動作がＣＳの非活性化期間が短い場合
にも可能となり速度は遅れない。
第１図は本発明の基本構成図を示す図、第２図は本発明
の一実施例を示す図、第３図は実施例の動作波形を示す
図である。 １・・・・・・活性化信号発生回路、２・・・・・・遅
延回路、３・・・・・・リセット信号発生回路。
の一実施例を示す図、第３図は実施例の動作波形を示す
図である。 １・・・・・・活性化信号発生回路、２・・・・・・遅
延回路、３・・・・・・リセット信号発生回路。
Claims (1)
- １ 外部から非同期的に与えられる外部制御信号の第１
のレベルに応答して内部回路の活性化制御信号を発生す
る第１の回路と、上記外部制御信号の第２のレベルに応
答して内部回路をリセットするリセット制御信号を発生
する第２の回路と、上記リセット制御信号を遅延する遅
延回路とを有し、該遅延回路の出力によつて上記第１の
回路を非活性化して該活性化制御信号を消滅させること
を特徴としたタイミング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133988A JPS6055916B2 (ja) | 1980-09-26 | 1980-09-26 | タイミング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133988A JPS6055916B2 (ja) | 1980-09-26 | 1980-09-26 | タイミング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5760584A JPS5760584A (en) | 1982-04-12 |
| JPS6055916B2 true JPS6055916B2 (ja) | 1985-12-07 |
Family
ID=15117751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55133988A Expired JPS6055916B2 (ja) | 1980-09-26 | 1980-09-26 | タイミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055916B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148528U (ja) * | 1984-03-13 | 1985-10-02 | 三洋電機株式会社 | 熱交換ユニツト |
| JPS61197291U (ja) * | 1985-05-29 | 1986-12-09 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182096A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62120694A (ja) * | 1985-11-20 | 1987-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2682453B2 (ja) * | 1994-06-22 | 1997-11-26 | 日本電気株式会社 | 半導体集積回路 |
-
1980
- 1980-09-26 JP JP55133988A patent/JPS6055916B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148528U (ja) * | 1984-03-13 | 1985-10-02 | 三洋電機株式会社 | 熱交換ユニツト |
| JPS61197291U (ja) * | 1985-05-29 | 1986-12-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5760584A (en) | 1982-04-12 |
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