JPS59165094A - Ｅｌ表示装置 - Google Patents
Ｅｌ表示装置Info
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- JPS59165094A JPS59165094A JP58040980A JP4098083A JPS59165094A JP S59165094 A JPS59165094 A JP S59165094A JP 58040980 A JP58040980 A JP 58040980A JP 4098083 A JP4098083 A JP 4098083A JP S59165094 A JPS59165094 A JP S59165094A
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- JP
- Japan
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- transistor
- display element
- display
- pixel
- voltage
- Prior art date
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- Pending
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
- Y02B20/30—Semiconductor lamps, e.g. solid state lamps [SSL] light emitting diodes [LED] or organic LED [OLED]
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Control Of El Displays (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本ｉ明はエレクトロルミイ・ツセンス（以’Ｆ Ｅ Ｌ
と略称する）表示素子と駆動回路とを一体化したＥＬ表
示装置に係り、特にＥＬ表示素子の局部的絶縁破壊時に
表示素子駆動用のスイッチングトランジスタの破壊を防
止したＥＬ表示装置に関するものである。
と略称する）表示素子と駆動回路とを一体化したＥＬ表
示装置に係り、特にＥＬ表示素子の局部的絶縁破壊時に
表示素子駆動用のスイッチングトランジスタの破壊を防
止したＥＬ表示装置に関するものである。
（ｂン 技術の背景
ＥＬ表示素子と駆動回路を一体化したＥＬ表示装置は半
導体製造技術を利用することにより、複数個のＥＬ表示
素子を高密度に配列することができ、かつ表示素子と駆
゛動回路とを一体的に製造できるという利点を有してお
り、陰極配管、液晶。
導体製造技術を利用することにより、複数個のＥＬ表示
素子を高密度に配列することができ、かつ表示素子と駆
゛動回路とを一体的に製造できるという利点を有してお
り、陰極配管、液晶。
ガス放電を利用した表示装置の代替手段として注目され
ている。
ている。
（ｃ） 従来技術と問題点
、”ｉ’％ １図にこのようなＥＬ表示素子と８１＜！
Ｆ１１１回路一体措成のＥＬ表示装置における一画素分
の回路図を示す。図において１はＥＬ表示素子であって
、対向する前面′電極１ａと画素電極ｌｂとの間に図示
しない誘電体層を介してＥ、Ｌ層ＩＣを挾持したｔ１ｒ
成を採る。そしてＥＬ表示素子ｌのｒ７ｉＪ而ｊｉｆ罹
１ａには電源２よりパルス状の交？Ｉｒ ｆｆｆ圧が印
加される。またデータ線ＤＬはトランジスタＱ、のドレ
インに接続され、走査線ＳＬはトランジスタＱ１のゲー
トに接続され、トランジスタＱ１のソースはトランジス
タＱ、のゲートに接続されるとともに蓄債用コンデンす
へに接続される。またトランジスタＱ２のドレインはＥ
Ｌ表示素子の画素電極１ｂに接続され、ソースは基準電
位点となる接地電位に接続される。
Ｆ１１１回路一体措成のＥＬ表示装置における一画素分
の回路図を示す。図において１はＥＬ表示素子であって
、対向する前面′電極１ａと画素電極ｌｂとの間に図示
しない誘電体層を介してＥ、Ｌ層ＩＣを挾持したｔ１ｒ
成を採る。そしてＥＬ表示素子ｌのｒ７ｉＪ而ｊｉｆ罹
１ａには電源２よりパルス状の交？Ｉｒ ｆｆｆ圧が印
加される。またデータ線ＤＬはトランジスタＱ、のドレ
インに接続され、走査線ＳＬはトランジスタＱ１のゲー
トに接続され、トランジスタＱ１のソースはトランジス
タＱ、のゲートに接続されるとともに蓄債用コンデンす
へに接続される。またトランジスタＱ２のドレインはＥ
Ｌ表示素子の画素電極１ｂに接続され、ソースは基準電
位点となる接地電位に接続される。
このようなｔ１１成において、データＨｐｌ Ｄ Ｌを
ｌ”とした状態で走査線ＳＬに所定め幅をもったパルス
状の走査信号を供給すると、トランジスタＱ、がオンと
なり、コンデンサＣｓは前記走査信号に対応して電荷を
蓄積する。これによってトランジスタＱ２がオンとなり
、ＥＬ表示素子１が発光する。またデータ線ＤＬの”０
”状態への切替えにイ゛ｒうコンデンサＣ８の放電によ
ってトランジスタＱ２が杏フとなるとＥＬ表示素子ｌが
非発光となるようになっている。
ｌ”とした状態で走査線ＳＬに所定め幅をもったパルス
状の走査信号を供給すると、トランジスタＱ、がオンと
なり、コンデンサＣｓは前記走査信号に対応して電荷を
蓄積する。これによってトランジスタＱ２がオンとなり
、ＥＬ表示素子１が発光する。またデータ線ＤＬの”０
”状態への切替えにイ゛ｒうコンデンサＣ８の放電によ
ってトランジスタＱ２が杏フとなるとＥＬ表示素子ｌが
非発光となるようになっている。
ところでＥＬ表示素子ｌの誘１「体層やＥＬＷＩに局部
的な絶縁破壊が生じると、トランジスタＱ、が破壊され
ることがある。この際、ＥＬ表示素子ｌの破壊は微少領
域のピンホール状の破壊にとどまり、実用上の表示欠陥
にならないが、トランジスタＱ２の破壊は一つの画素の
表示欠陥となり、致命的な表示品質の低下の一要因とな
る。
的な絶縁破壊が生じると、トランジスタＱ、が破壊され
ることがある。この際、ＥＬ表示素子ｌの破壊は微少領
域のピンホール状の破壊にとどまり、実用上の表示欠陥
にならないが、トランジスタＱ２の破壊は一つの画素の
表示欠陥となり、致命的な表示品質の低下の一要因とな
る。
第２図は従来の駆動回路一体檜成のＥＬ表示装置の部分
等価回路図であり、第３図は第２図の各部電圧波形であ
って、（ａ）は表示素子ｌの前面電極１ａに印加される
電圧波形、（ｂ）はトランジスタＱ２がオン時のドレイ
ン電圧波形、（Ｃ）はトランジスタもがオフ時のドレイ
ン電圧波形である。第２図においてＱ、はトランジスタ
、１はＥＬ表示素子、２は電源、心は↑■電源の内部イ
ンピーダンス、ＲｏＮはトランジスタＱ２のオン抵抗、
ＲＯＦＦはトランジスタＱ、のオフ抵抗であってこの場
合、降伏１ｖ圧Ｖ、におけるオフ抵抗を示す。
等価回路図であり、第３図は第２図の各部電圧波形であ
って、（ａ）は表示素子ｌの前面電極１ａに印加される
電圧波形、（ｂ）はトランジスタＱ２がオン時のドレイ
ン電圧波形、（Ｃ）はトランジスタもがオフ時のドレイ
ン電圧波形である。第２図においてＱ、はトランジスタ
、１はＥＬ表示素子、２は電源、心は↑■電源の内部イ
ンピーダンス、ＲｏＮはトランジスタＱ２のオン抵抗、
ＲＯＦＦはトランジスタＱ、のオフ抵抗であってこの場
合、降伏１ｖ圧Ｖ、におけるオフ抵抗を示す。
いま、第２図のＥＬ表示素子１が第３し１（ａ）に示す
期間ｔにおいて、局部的な破壊を生じると、トランジス
タＱ２がオン状態の場合、そのトランジスタＱ、には第
３図（ｂ）に示すごとき過電圧Ｖｌ’ＯＮが印加される
。この電圧Ｖｒｎｒは第（１）式で表わされる。
期間ｔにおいて、局部的な破壊を生じると、トランジス
タＱ２がオン状態の場合、そのトランジスタＱ、には第
３図（ｂ）に示すごとき過電圧Ｖｌ’ＯＮが印加される
。この電圧Ｖｒｎｒは第（１）式で表わされる。
Ｖｐ＞Σ葭！悴入−・Ｖい・・−・・・・・・・・・・
・・・・・・・・・（１）そして電圧ＶＮＩＮがトラン
ジスタ０．のオン時における破壊電圧Ｂ霜（を越えると
トランジスタＱ２が破壊する。
・・・・・・・・・（１）そして電圧ＶＮＩＮがトラン
ジスタ０．のオン時における破壊電圧Ｂ霜（を越えると
トランジスタＱ２が破壊する。
またトランジスタＱ２がオフ状態の場合、そのトランジ
スタＱ、には第３図（ｃ）に示すような過１１も圧Ｖｍ
ｖｒが印加され、その電圧ｖｒｌ）Ｉ’Ｆは第（２）弐
で表わされる。
スタＱ、には第３図（ｃ）に示すような過１１も圧Ｖｍ
ｖｒが印加され、その電圧ｖｒｌ）Ｉ’Ｆは第（２）弐
で表わされる。
ＲＯＦＦ
ｖｍｙｙ ”−町７．慴・Ｖ＾・・・・・・・・・・・
・・・・・・・・・・（２）そして、この電圧Ｖｆ’Ｏ
ＦＦがトランジスタＱ２のオフ時における破壊電圧ＢＶ
ｒｙｐｐを越えると、これまたトランジスタＱ、が破壊
されることとなる。そのキ１−果、ＥＬ表示素子１が表
示不能となり、表示品質の致命的欠陥となる。
・・・・・・・・・・（２）そして、この電圧Ｖｆ’Ｏ
ＦＦがトランジスタＱ２のオフ時における破壊電圧ＢＶ
ｒｙｐｐを越えると、これまたトランジスタＱ、が破壊
されることとなる。そのキ１−果、ＥＬ表示素子１が表
示不能となり、表示品質の致命的欠陥となる。
（ｄ） 発明の目的
本発明は前述の点に艦みなされたもので、ＥＬ表示素子
が局部的な破壊を生じた際、当ＨＥＥＬ表示素子に連な
るスイッチングトランジスタの破壊を防止したＥＬ表示
素子と１１４ ＩＪｂ回路一体（１り成のＥＬ表示装置
の提供を目的とするものである。
が局部的な破壊を生じた際、当ＨＥＥＬ表示素子に連な
るスイッチングトランジスタの破壊を防止したＥＬ表示
素子と１１４ ＩＪｂ回路一体（１り成のＥＬ表示装置
の提供を目的とするものである。
（ｅ） 発明の構成
本発明によるＥＬ表示装置は、対向する前面電極とＩｉ
！！ｉ素電極との間にＥＬ層を設けてなるｌ！： Ｉ−
表示素ｆを有し、前記画素電極と基準Ｔに位点との間に
スイッチングトランジスタを接続し、該スイッチングト
ランジスタと前記ＥＬ表示素子とを単一体の組とし、当
該単一体の組を複数組基板上に配設してなる構成におい
て、前記各画素ｉ１１極とスイッチングトランジスタと
の接続通路に、１ｉｌｉｉ素電極Ｕ料への不純物の添加
量を制御した所定抵抗値の保訴抵抗領域を形成し、上記
ＥＬ表示素子の局部破壊時にスイッチングトランジスタ
に印加される１に圧を当該スイッチングトランジスタの
破＊電圧以下に制限するようにしたことを特徴とするも
のである。
！！ｉ素電極との間にＥＬ層を設けてなるｌ！： Ｉ−
表示素ｆを有し、前記画素電極と基準Ｔに位点との間に
スイッチングトランジスタを接続し、該スイッチングト
ランジスタと前記ＥＬ表示素子とを単一体の組とし、当
該単一体の組を複数組基板上に配設してなる構成におい
て、前記各画素ｉ１１極とスイッチングトランジスタと
の接続通路に、１ｉｌｉｉ素電極Ｕ料への不純物の添加
量を制御した所定抵抗値の保訴抵抗領域を形成し、上記
ＥＬ表示素子の局部破壊時にスイッチングトランジスタ
に印加される１に圧を当該スイッチングトランジスタの
破＊電圧以下に制限するようにしたことを特徴とするも
のである。
ｉｆ） 発明の実施例
以下、本発明の実施例につきｌ’＞Ｉ ｉｒ＋ｆを参照
して説明する。
して説明する。
第４図は本発明によるＥＬ表示装置の一画素分の一例措
造を示す要部断面図であり、第５図は本発明によるＥＬ
表示装置の一画素分の画素電極周辺の電極配置例を示す
要部上面図であって、ｔｆＳ４図と同等部分には同一符
号を（Ｊ’ Ｌ、た。まず第４図において、４１は例え
ばｐ型のＳｔ基板であって、そのＳｔ基板４１上にはス
イッチングトランジスタＱ２が形成しである。また５１
基板４１上にはＳｉ ０２層４２を介して画素型１ｔｉ
ｌｂならびにその画素電極とトランジスタＱ２のドレイ
ンとを接続するＡｔ等からなる接続電極４３が配設され
る。そして前記画素電極１ｂと前部型（＠１ａ（透明導
電膜）間に図示しない誘電体層を介してＥＬ層１ｃを挾
持してＥＬ表示素子ｌが構成され、前記前面電極１αに
電源２が接続されてパルス状の交番電圧が印加される。
造を示す要部断面図であり、第５図は本発明によるＥＬ
表示装置の一画素分の画素電極周辺の電極配置例を示す
要部上面図であって、ｔｆＳ４図と同等部分には同一符
号を（Ｊ’ Ｌ、た。まず第４図において、４１は例え
ばｐ型のＳｔ基板であって、そのＳｔ基板４１上にはス
イッチングトランジスタＱ２が形成しである。また５１
基板４１上にはＳｉ ０２層４２を介して画素型１ｔｉ
ｌｂならびにその画素電極とトランジスタＱ２のドレイ
ンとを接続するＡｔ等からなる接続電極４３が配設され
る。そして前記画素電極１ｂと前部型（＠１ａ（透明導
電膜）間に図示しない誘電体層を介してＥＬ層１ｃを挾
持してＥＬ表示素子ｌが構成され、前記前面電極１αに
電源２が接続されてパルス状の交番電圧が印加される。
なおトランジスタＱ２のソースＳは接地される。さて本
実施例における画素型もハｌｂは例えば多結晶シリコン
層で形成され、その画素電極１の一部、つまヤト？ンジ
スタＱ２との接続通路にあたる箇所に保護抵抗領域Ｒｄ
（第４図および第５し１参照）が形成しである。
実施例における画素型もハｌｂは例えば多結晶シリコン
層で形成され、その画素電極１の一部、つまヤト？ンジ
スタＱ２との接続通路にあたる箇所に保護抵抗領域Ｒｄ
（第４図および第５し１参照）が形成しである。
この保護抵抗領域Ｒｄは画素１ｖ極１））の低抵抗化の
ために行なう燐、硼素等の不純物拡散の際に、ＳｔＯ。
ために行なう燐、硼素等の不純物拡散の際に、ＳｔＯ。
等で保護抵抗領域とずべき領域をマスクし、その後、不
純物イオンの注入を行う等の方法により、容易に所定の
抵抗値に形成することができる。なお前記保護抵抗領域
動に非常に高抵抗なものが必要な場合には不純物イオン
の注入を省略してもよい。このように画素電極１ｂとト
ランジスタＱ、との接続通路には、画素電極材料へ・の
不純物の添加量を制御することにより所定抵抗値の保護
抵抗領域Ｒｄが容易かつ精度よく形成される。なお第４
図および第５図では第１図におけるトランジスタＱ１゜
コンデンサＣＳ＋ データおよび走査線ＤＬおよびＳＬ
は図示を省略した。仁のような結成において、トランジ
スタＱ２のオン・オフによりＥＬ表示素子ｌの発光・非
発光が制御される。この際、ＥＬ表示素子ｌの発光領域
は、領域Ｗとなって一画素が１１１１定される。この画
素領域Ｗは画素型（：藪ｌｂ上に設けられたｓｉ ｏ、
層４２の窓の大きさにより設定される。
純物イオンの注入を行う等の方法により、容易に所定の
抵抗値に形成することができる。なお前記保護抵抗領域
動に非常に高抵抗なものが必要な場合には不純物イオン
の注入を省略してもよい。このように画素電極１ｂとト
ランジスタＱ、との接続通路には、画素電極材料へ・の
不純物の添加量を制御することにより所定抵抗値の保護
抵抗領域Ｒｄが容易かつ精度よく形成される。なお第４
図および第５図では第１図におけるトランジスタＱ１゜
コンデンサＣＳ＋ データおよび走査線ＤＬおよびＳＬ
は図示を省略した。仁のような結成において、トランジ
スタＱ２のオン・オフによりＥＬ表示素子ｌの発光・非
発光が制御される。この際、ＥＬ表示素子ｌの発光領域
は、領域Ｗとなって一画素が１１１１定される。この画
素領域Ｗは画素型（：藪ｌｂ上に設けられたｓｉ ｏ、
層４２の窓の大きさにより設定される。
次に第６図は本発明庫よるＥＬ表示装置の一画素分の部
分等価回路図であり、第７図は第６図の各部電圧波形で
あって、（ａ）は表示素子１の前部型ｆ＋１ｌｊｌａに
印加される電圧波形、（ｂ）はトランジスタＱ２がオン
時のドレイン電圧波形、（Ｃ）はトランジスタＱ２がオ
フ時のドレイン電圧波形であり、同図において第２図お
よび第３図と同等部分には同一符号を付した。第２図と
第６図から明らかなように本発明によればトランジスタ
Ｑ、のドレインＤとＥＬ表示素子１の画素ｔｌｆ ｔｔ
、 ｌｂとの接続通路に前述の保護抵抗領域Ｒｄ （簡
単のために抵抗値もＲｄとして取扱う）が形成されてい
る点が従来のものと異なる。
分等価回路図であり、第７図は第６図の各部電圧波形で
あって、（ａ）は表示素子１の前部型ｆ＋１ｌｊｌａに
印加される電圧波形、（ｂ）はトランジスタＱ２がオン
時のドレイン電圧波形、（Ｃ）はトランジスタＱ２がオ
フ時のドレイン電圧波形であり、同図において第２図お
よび第３図と同等部分には同一符号を付した。第２図と
第６図から明らかなように本発明によればトランジスタ
Ｑ、のドレインＤとＥＬ表示素子１の画素ｔｌｆ ｔｔ
、 ｌｂとの接続通路に前述の保護抵抗領域Ｒｄ （簡
単のために抵抗値もＲｄとして取扱う）が形成されてい
る点が従来のものと異なる。
いま第６図に示すＥＬ表示素子ｌが第７図（ｎ）に示す
期間ｔにおいて局部的な破壊を生じると、トランジスた
Ｑ、がオン状態の場合、そのトランジスタＱ、には第７
図（ｂ）に示すごとき過電圧Ｖ’ｎ＋ｎが印加される。
期間ｔにおいて局部的な破壊を生じると、トランジスた
Ｑ、がオン状態の場合、そのトランジスタＱ、には第７
図（ｂ）に示すごとき過電圧Ｖ’ｎ＋ｎが印加される。
この電圧■−は第（３）式で表わされる。
−凡７１（、Ｆ罵７・ｖ９ ′・・・・・・・（３）
またトランジスタＱ、がオフ状態の場合、そのトランジ
スタＱ２には第７図（ｃ）に示すような過電圧Ｖ’Ｎｌ
ＦＦが印加され、その電圧Ｖ’ｔｏｖｖは第（４）式で
表わされる。
またトランジスタＱ、がオフ状態の場合、そのトランジ
スタＱ２には第７図（ｃ）に示すような過電圧Ｖ’Ｎｌ
ＦＦが印加され、その電圧Ｖ’ｔｏｖｖは第（４）式で
表わされる。
しかして、第（１）および第（２）式と第（３）および
第（４）式から明らかなように電圧Ｖｔ＞、 Ｖ’■芹
は、電圧Ｍ９１゜ＶｌｔｌＦＦに比較して保護抵抗領域
勤を配設することにより低く制限できる。そして電圧Ｖ
’ｌ’ＯＮをトランジスタＱ、のオン時における破壊１
ヒ圧Ｂ渦よりも低くなるよう保護抵抗領域動の抵抗値が
設定される、また電圧Ｖ’Ｆ’ＯＦＦもトランジスタＱ
、のオフ時における破壊電圧ＢＶｏｖｙよりも低くなる
よう保護抵抗領域Ｉ？ｄの抵抗値が設定される。かくし
て本発明によれば保護抵抗領域Ｒａを配設することによ
り、たとえＥＬ表示素子１に局部的な破壊が生じても、
トランジスタＱ、の破壊を防止することが可能となり、
従来生じていた一画素の表示不能による表示の致命的欠
陥がなくなり、実用上の表示品質には回ら形影を与える
ことはない。
第（４）式から明らかなように電圧Ｖｔ＞、 Ｖ’■芹
は、電圧Ｍ９１゜ＶｌｔｌＦＦに比較して保護抵抗領域
勤を配設することにより低く制限できる。そして電圧Ｖ
’ｌ’ＯＮをトランジスタＱ、のオン時における破壊１
ヒ圧Ｂ渦よりも低くなるよう保護抵抗領域動の抵抗値が
設定される、また電圧Ｖ’Ｆ’ＯＦＦもトランジスタＱ
、のオフ時における破壊電圧ＢＶｏｖｙよりも低くなる
よう保護抵抗領域Ｉ？ｄの抵抗値が設定される。かくし
て本発明によれば保護抵抗領域Ｒａを配設することによ
り、たとえＥＬ表示素子１に局部的な破壊が生じても、
トランジスタＱ、の破壊を防止することが可能となり、
従来生じていた一画素の表示不能による表示の致命的欠
陥がなくなり、実用上の表示品質には回ら形影を与える
ことはない。
なお前述の実施例では多結晶Ｓｔ層からなる画素型１１
ｔｈの一部に保護抵抗領域Ｒｄを形成し、その画素電極
１ｂとトランジスタ０２間にＡｔ等からなるｊＩＥ続電
極電極４３設した場合について述べたが、＋Ｉｉｌ記接
続電極４３も画素型（ハ１１）を形）ｊスする１雫、同
１１うに多結晶Ｓｔ層で形成することもできる１、また
画、（ζ電（・にｌｂは多結晶Ｓｉ層を使用する他、結
晶Ｓｉを用いることもできる。この場合、保ｎ′月１【
油’ｌ’ ｊａＩ 賊の形成は、Ｓｉ基板に用いるｌｈ
’１ｌＪｉ□Ｓｔにあらかじめ拡散しである不純物を打
ち消すタイプの不純物（１５１えばＰ ＩＩ！ Ｓｉ基
板の場合、燐等のｎ型不純物）を拡１ｔ７．することに
より行うことができる。さらにまた、前述の実施例のよ
うにＳｔ 、Ｊ、１；板４Ｌ［、にＰ、１４ ｊ＋ｊＩ
Ｉ回路と■シＬ表／１’； ’、’＋＜子とを一体構成
にする以外に、硬″１ノノカ゛ラスで）セラミック等の
絶縁基板上に薄ＩＷ’ｓ ）ランジヌタからなる駆動回
路とＥＬ表示素子とを一体化したＥＬ表示装置に本発明
を適用しても同様の効果を１：）ることができる、。
ｔｈの一部に保護抵抗領域Ｒｄを形成し、その画素電極
１ｂとトランジスタ０２間にＡｔ等からなるｊＩＥ続電
極電極４３設した場合について述べたが、＋Ｉｉｌ記接
続電極４３も画素型（ハ１１）を形）ｊスする１雫、同
１１うに多結晶Ｓｔ層で形成することもできる１、また
画、（ζ電（・にｌｂは多結晶Ｓｉ層を使用する他、結
晶Ｓｉを用いることもできる。この場合、保ｎ′月１【
油’ｌ’ ｊａＩ 賊の形成は、Ｓｉ基板に用いるｌｈ
’１ｌＪｉ□Ｓｔにあらかじめ拡散しである不純物を打
ち消すタイプの不純物（１５１えばＰ ＩＩ！ Ｓｉ基
板の場合、燐等のｎ型不純物）を拡１ｔ７．することに
より行うことができる。さらにまた、前述の実施例のよ
うにＳｔ 、Ｊ、１；板４Ｌ［、にＰ、１４ ｊ＋ｊＩ
Ｉ回路と■シＬ表／１’； ’、’＋＜子とを一体構成
にする以外に、硬″１ノノカ゛ラスで）セラミック等の
絶縁基板上に薄ＩＷ’ｓ ）ランジヌタからなる駆動回
路とＥＬ表示素子とを一体化したＥＬ表示装置に本発明
を適用しても同様の効果を１：）ることができる、。
（ｇ） 発明の効Ｈ＋％
以上の説明から明らかなように、本発明”によればＥＬ
表示素子に局ｆｆｊｌ的な破壊を生じても１、その表示
素子律動用のスイッチングトランジスタの破壊を防止で
き、トランジスタの破壊による致命的な表示欠陥を防ぐ
ことがｉｊＪ能とな〕で、１ｒｌ（１ｌｒｌＪ回路ｆ％
４’ｆ？成のＥＬ表示装置ｉＴ、の製造歩留りのｌ’
・Ｉ ｌ−ｆｒらびに信頼性の向上ができろ利点を有し
、その実用的効果は大である。
表示素子に局ｆｆｊｌ的な破壊を生じても１、その表示
素子律動用のスイッチングトランジスタの破壊を防止で
き、トランジスタの破壊による致命的な表示欠陥を防ぐ
ことがｉｊＪ能とな〕で、１ｒｌ（１ｌｒｌＪ回路ｆ％
４’ｆ？成のＥＬ表示装置ｉＴ、の製造歩留りのｌ’
・Ｉ ｌ−ｆｒらびに信頼性の向上ができろ利点を有し
、その実用的効果は大である。
Ｉ′ｆ日図はＥＬ表示装置の一画素分の一例（１′ｆ成
を示す要部１ｉｊｌ路図、１＜ ２図はｔＣ来のＥＬ表
示４・１１置の一画素分の部分等価回路図、第３図は゛
第２１’Ｑｌにおける各部の電圧波形図、第４図は本発
明によるＥＬ表示装置の一画素分の一例ｔｉ’／ ｊＲ
を示す要部１１１１面図、第５図は本゛発明による■Ｄ
Ｌ表示装置ｒｉ°のニー・回素分の画素′心棒周辺の電
極配置例を示す要１ｆ１；十向図、第６図は本発明によ
るＥＬ表示装置の一画素分の部分等価回路図、第７図は
第６図における各）；ＩＸの電圧波形図である。 図において、ｌはＥＬ表示素子、ｌａは前１ｒｉｌ ’
＋ｌｉ （ｉ、１ｈは画素電極、ｌｃはＥＬ層、Ｑｌお
よびＱ、はスイッチングトランジスタ、４１はＳｉ基板
、Ｒ３１は保ｔ１シ抵抗領域をそれぞれ示す。 第６図 第７ｒＡ
を示す要部１ｉｊｌ路図、１＜ ２図はｔＣ来のＥＬ表
示４・１１置の一画素分の部分等価回路図、第３図は゛
第２１’Ｑｌにおける各部の電圧波形図、第４図は本発
明によるＥＬ表示装置の一画素分の一例ｔｉ’／ ｊＲ
を示す要部１１１１面図、第５図は本゛発明による■Ｄ
Ｌ表示装置ｒｉ°のニー・回素分の画素′心棒周辺の電
極配置例を示す要１ｆ１；十向図、第６図は本発明によ
るＥＬ表示装置の一画素分の部分等価回路図、第７図は
第６図における各）；ＩＸの電圧波形図である。 図において、ｌはＥＬ表示素子、ｌａは前１ｒｉｌ ’
＋ｌｉ （ｉ、１ｈは画素電極、ｌｃはＥＬ層、Ｑｌお
よびＱ、はスイッチングトランジスタ、４１はＳｉ基板
、Ｒ３１は保ｔ１シ抵抗領域をそれぞれ示す。 第６図 第７ｒＡ
Claims (1)
- 対向する前面電極と＋１＋＋ｉ素電峰との間にＥＴ、７
．７．７を設けてなるＥＬ表示素子を有し７．１ｉｉＪ
Ｉｉ２ ｒ＋ｉ素電柘と基準電位点との間にスイッチ
ングトランジスタを接続し、該スイッチングトランジス
タと１）１１記ＥＬ表示素子とを単一体の組とし、当該
ｊｉｉ一体のπ１１を複数組基板上に配設してなるオハ
・戒において、ｒＪｉｌ記各画素電極とスイッチングト
ランジスタとのｔに続通路に、画素電極材料への不Ｉ屯
物の添加ｆｉｌ：を制御した所定抵抗値の保護抵抗領域
を形成し、上記ＥＬ表示素子の局部破壊時にスイッチン
グトランジスタに印加される電圧を当該スイッチングト
ランジスタの破壊電圧以下に制限するようにしたことを
ｑ′ゲ徴とするＥＬ表示装置３．
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040980A JPS59165094A (ja) | 1983-03-11 | 1983-03-11 | Ｅｌ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040980A JPS59165094A (ja) | 1983-03-11 | 1983-03-11 | Ｅｌ表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165094A true JPS59165094A (ja) | 1984-09-18 |
Family
ID=12595576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040980A Pending JPS59165094A (ja) | 1983-03-11 | 1983-03-11 | Ｅｌ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165094A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165491A (ja) * | 1989-11-24 | 1991-07-17 | Fuji Xerox Co Ltd | Ｅｌ駆動回路 |
| JP2011090314A (ja) * | 2010-11-11 | 2011-05-06 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2013015844A (ja) * | 2012-08-09 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2013127622A (ja) * | 2012-12-26 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2019516118A (ja) * | 2016-04-06 | 2019-06-13 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | 画素回路及び駆動方法、アレイ基板、表示パネル及び表示装置 |
-
1983
- 1983-03-11 JP JP58040980A patent/JPS59165094A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165491A (ja) * | 1989-11-24 | 1991-07-17 | Fuji Xerox Co Ltd | Ｅｌ駆動回路 |
| JP2011090314A (ja) * | 2010-11-11 | 2011-05-06 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2013015844A (ja) * | 2012-08-09 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2013127622A (ja) * | 2012-12-26 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2019516118A (ja) * | 2016-04-06 | 2019-06-13 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | 画素回路及び駆動方法、アレイ基板、表示パネル及び表示装置 |
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