JPS59165960A - 誘導性負荷をスイツチングするための制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は誘導性負荷のスイッチングに対する沿制御回路
であって、モノリシックに集積回路イヒすることができ
、高速度印刷装置で印届１ｊ要素の電磁石を駆動したり
、チョツノく電源装置で使用することができる制御回路
に関するものである。

このタイプのスイッチングに対するｆｌｆｌＪ御回路＆
！最終段にパワートランジスタを具え、これカを誘導°
性負荷と直列に接続されて電源電圧発生器の２個の極の
間に挿入され、ベース制御信号により高電圧・小電流の
状態から低電圧・大電流の状態へ交番的に駆動される。

エミッタ電極とコレクタ電極との間の第１の状態では、
トランジスタは仮想的に開放回路になっており（ターン
オフ状態又はＩ−オフ」状態）、第２の状態では短絡回
路になっており（導通状態又は「オン」状態）、これに
より夫々６４住負荷を通って電流が流れるのを阻止し又
は許す。

理想的なスイッチの動作に極めて近いトランジスタの動
作モードは、閉塞状態ではトランジスタが飽和領域で動
作し、開放状態ではカットオフ領域で動作することであ
る。しかしこの場合は、最終段のパワートランジスタの
最終スイッチング周波数は、飽和領域からカットオフ領
域への移行時Ｋ、導通相の時に既に生じていた電荷の蓄
積効果により本質的に限られてくる。

周知のように、パワートランジスタは、高い逆電圧に耐
えるに必要なため、抵抗率が高く、コレクタ領域が厚い
。

コレクタのこの領域では過渡現象が見られ、この第１の
相ではトランジスタが飽和状態に停まり続け、「半飽和
」の第２の相ではコレクターエミッタ電圧が上昇しはじ
めるが、コレクタ電流は一定に停まり、そして最后の相
ではコレクターエミッタ電圧が急速に上昇し且つコレク
タ電流が零を通る。

「半飽和」の相では殊にトランジスタが多くのエネルギ
ーを発散する。

それ故、ターンオフ時間を減ら丁ことができれ・ば、最
高スイッチング周波数を高める上でも、エネルギーの観
点から見た制御回路の効率を改良する上でも有利であり
、最終段のパワートランジスタの動作が理想スイッチの
動作と異なる時間を短縮する。

この問題の既知の回路上での解決策は、最終段のパワー
トランジスタのベースに、トランジスタがターンオフし
た時トランジスタ内に蓄わえもれている電荷担体を急速
に流出させる低インピーダンスの回路手段、例えば、適
当な寸法のトランジー・スタな具え、これが最終段のト
ランジスタのベースに接続されており、前者が後者と逆
相に機能し、蓄わえられていた電荷を除去して最終段の
トランジスタ自体のターンオフを加速する回路手段を接
続することにより得られる。

このタイプの回路解決策は、例えば英国特許願第２０５
３−６０６号及び第１５６０８５４号に記載されている
。

しかし、゛電荷除去トランジスタが小さいとはいえ、自
分自身ターンオフ時間を有し、この電荷除去トランジス
タが最終段パワートランジスタの相と逆相で動作するた
め、最終段のパワートランジスタを再度ターンオフする
ために遅延を伴なう。

そしてこの遅延は最大スイッチング速度を求める場合無
視すること（はできない。他方、最終段のトランジスタ
が既に児全にターンオフしている時電荷除云トランジス
タを活性状態に保つための電源電流の無駄な吸収ですら
無視することはできない。

最終段のパワートランジスタに結合されている第２のト
ランジスタによりベース制御信号が最終、。

段のパワートランジスタに伝達された時、制御回”路の
動作速度もこの第２のトランジスタの最大スイッチング
速度に依存し、これは前に見たトランジスタが導通状態
にある時ベースが飽和領域で動作する場合にこのベース
に蓄わえられる電荷に依−存する。

この場合上述したところから生ずる速度の限界は可成り
なものであり、殊に最終段のパワートランジスタを駆動
するためにｐｎｐ形のトランジスタを具える（これは当
業者には既知の集積化に関係する理由で一般にはｎｐｎ
形である）モノリシックな集積回路に作られた制御回路
では、導通状態にある最終段のパワートランジスタが動
作レンジ内の活性領域で動作する時でも、可成りなもの
であ−る。蓋し、集積回路化されたｐｎｐ形のトランジ
スタはｎｐｎ形のトランジスタよりもターンオフ相が長
いからである。

本発明の目的はモノリシックに集積回路化され且つ最終
段のパワートランジスタを駆動するためのｐｎｐ形のト
ランジスタを具えていながら、そね・でいてスイッチン
グ速度が非常に高速で、効率が非常に高（、不可避的な
電源電流の吸収を抑えた誘導性負荷をスイッチングする
制御回路を構成するにある。

この目的はこＮでの説明の結論を与える特許請求の範囲
に規定され且つ特徴づけられた誘導性負荷をスイッチン
グする制御回路で達成できる。

実施例を挙げて図面につき本発明の詳細な説明するが、
本発明はこの実施例に限定されろものではない。

各図を通して対応する部分には同一符号を付した。

第１図に示したスイッチング制御回路は符号ＳＷを付し
であるブロックにより表わされるスイッチング信号源を
具え、このスイッチング信号源ＳＷが符号Ｃを付しであ
るブロックにより表わされる制御回路手段に接続され、
更にこの制御回路手段Ｃが符号Ｔ及びＴ２で表わされる
夫々ｐｎｐ形とｎｐｎ形の一対のバイポーラトランジス
タに接続されている。バイポーラトランジスタテ工のベ
ースと、エミッタとコレクタとは夫々制御回路手段Ｃ１
電源電圧発生器の正極子■。０及びバイポーラトランジ
スタＴ２のベースに接続する。バイポーラトランジスタ
Ｔ２のコレクタとエミッタとは夫々正極＋■ｃｃ及び直
列に接続された抵抗札とインダクタンスＬとにより表わ
される誘導負荷を介して電源電圧発生器の負極−■。０
に接続する。

礼とＬとに並列にダイオードＤヨを設け、そのカソード
とアノードとを夫々トランジスタＴ２のエミッタと一■
ｃｃとに接続する。トランジスタＴ２のベースとエミッ
タとは抵抗Ｐにより結合させられる。

第１図にはまた符号ＴＡで示されたブロックにより表わ
されるタイミングをとられたイネ−プリング回路手段が
示されている。このイネ−ブリング回路手段ＴＡは符号
Ｃ及びａで示された二重の接続線により制御回路手段Ｃ
に結合される。第１図にはこの他ｐｎｐ形の２個のバイ
ポーラトランジスタＴ　及びＴ、とｎｐｎ形のバイポー
ラトランジスりＴ、とが含まれている。

トランジスタＴ　とＴ　のベースはいずれも制御４ 回路手段ＣとダイオードＤ、のカソードとに接続する。

ダイオードＤ、のアノードは正極子■。０に接続する。

トランジスタＴ８とＴ４のエミッタは正極＋Ｖｃｃに接
続する。トランジスタＴ３のコレクタはトランジスタＴ
工のベースに接続する。トランジスタＴ４のコレクタは
トランジスタＴ５のベースとダイオードＤ５のアノード
とに接続する。

トランジスタＴ５のエミッタとダイオードＤ５０刀ンー
トとはトランジスタＴ２のエミッタに接続し、トランジ
スタＴ５のコレクタはトランジスタＴ２のベースに接続
する。

第２図は本発明の異なる実施例の回路図であり、これは
第１図と関連して述べると、２個のダイオードＤ２及び
Ｄ７並びにｐｎｐ形バイポーラトランジスタＴ６及びｎ
ｐｎ形バイポーラトランジスタＴ７を具える。

トランジスタＴ６のベースはダイオードＤ４のカソード
と制御回路手段とに接続する。

トランジスタＴ６のエミッタとコレクタとは夫々電源電
圧の正ｉ＋ｖ　　とダイオードＤ７のアノＣ −ドに接続する。ダイオードＤ７のアノードにはトラン
ジスタＴ７のベースも接続する。ダイオードＤ７０カソ
ード及びトランジスタＴ７のエミッタは電源電圧の負極
−■。Ｃに接続する。トランジスタＴ７のコレクタはダ
イオードＤ２０カソードに接続する。ダイオードＤ２の
アノードはトランジスタＴ２のベースに接続する。

加えて第２図では第１図のブロックＣ及びＴＡの特定の
回路構成も示しである。第１図でブロックＣで表わされ
た制御回路手段は３個のｎｐｎ形バイポーラトランジス
タＴ８．Ｔ９及びＴ工。を具える。

トランジスタＴ８及びＴ、のベースはスイッチング信号
源ＳＷとダイオードＤ９のアノードとに接続する。ダイ
オードＤ９のカソードは負極−■。０に接続する。

トランジスタＴ８のエミッタは負極−ＶＣＣに接続し、
トランジスタＴ８のコレクタはトランジスタＴ０のベー
スとダイオードＤ□のカソードとに接・続する。ダイオ
ードＤ１のアノードは正極子■。。

に接続する。トランジスタＴ９のコレクタはトランジス
タＴ□。のベースに接続すると共に、定電流源Ａ１を介
して正極＋■ｃｃに接続し、更にダイオードＤ　のアノ
ードに接続する。トランジスタＴ９０ 及びＴｌｏのエミッタ並びにダイオードＤ１００カソー
ドを負極−■ｃｃに接続する。トランジスタＴ０゜のコ
レクタはトランジスタＴ３．　Ｔ、　、　Ｔ６のベース
に接続すると共に、ダイオードＤ４のカソードに接続す
る。

タイミングをとられたイネーブリンカ食、　ｂ”、　Ｚ
個のｐｎｐ形バイポーラトランジスタＴ工、及びＴ。

並びにｎｐｎ形のバイポーラトランジスタＴ□３を具え
ろ。トランジスタＴ０□のベースはダイオードＤ　のカ
ソードとトランジスタＴ８のコレクタとに接続される。

トランジスタテ工、のエミッタとコレクタは夫々正極＋
■ｏｏとトランジスタＴ□２のベースに接続される。ト
ランジスタＴＩ２のベースｑま夕。

イオードＤ工。のカソードに接続する。ダイオードＤ　
のアノードは正極子■。０に接続する。トラン２ ジスタＴ１□のコレクタはまた定電流源Ａ０□を介して
負極−■ＣＣに接続する。

トランジスタＴ□２のエミッタは正極子Ｖ。０に接続し
、コレクタはトランジスタＴ１８のベースとダイオード
Ｄ１３のアノードとに接続する。ダイオードＤ工、のカ
ソードは負極−Ｖ。０に接続する。トランジスタテ工、
のエミッタとコレクタとは夫々−■　とトランジスタＴ
、のコレクタとに接続すＣ る。

以下に第１図に示された回路の動作を説明する。

ダイオードＤ４はトランジスタＴ８と組んで第１の電流
ミラー回路を形成すると共に、トランジスタテ６．ダイ
オードＤ６及びトランジスタＴ５の組合せと組んで第２
の一層複雑な電流ミラー回路を形成する。ダイオードＤ
、と制御回路手段Ｃとの接続点は２個の電流ミラー回路
の共通入力端子である。トランジスタＴ８のコレクタと
）・ランジスタＴ□のベースとの接続点及びトランジス
タＴ５のコレクタとトランジスタＴ２のベースとの接続
点とは２個の電流ミラー回路の別々の出力端子であ゛る
。入力電流は一定の電流伝達因子を伴って出力に鏡に映
すように映される。

制御回路手段Ｃは同時に第１と第２の電流ミラー回路を
活性化させ、この時スイッチング信号源ＳＷにより発生
させられた一定のスイッチングイキ号に対応して、トラ
ンジスタＴ１のターンオフ、従ってトランジスタＴ２の
ターンオフを制御する。

このようにしてトランジスタＴ□のベースからの電荷除
去電流が決まり、一方ではターンオフ相にあるトランジ
スタＴ１りつコレクタからの電荷吸収電流が、他方では
トランジスタＴ２のベースからの電荷除去電流が決まる
。前述したように、これらの電流は制御回路に°より課
される電流に比例する。

タイミングをとられたイネ−ブリング回路手段ＴＡは、
制御回路手段Ｃへの接続線によりトランジスタＴ　及び
Ｔ２のターンオフ制御を検出し、同じ制御回路手段Ｃが
一定期間２個の電流ミラー回路を活性化させてお（。

この期間中にスイッチング信号源ＳＷから新し・いスイ
ッチング信号が到達すると、制御回路手段Ｃがトランジ
スタＴ及びＴ２の再度のターンオンと、電流ミラー回路
の非活性化と、タイミングをとられたイネ−ブリング回
路手段ＴＡの初期状態への復帰を制御する。

さもない時は、前記一定期間が終った時点で、タイミン
グをとられたイネ−ブリング回路手段ＴＡが接続線ａに
より制御回路手段Ｃに命令して、トランジスタＴ及びＴ
２の状態を変えることなく、電流ミラー回路を非活性化
する。

不発明に係るスイッチングに対する制御回路の動作は殊
に第２図に示した回路の動作を説明すれば一層良（理解
できるであろう。第１図の場合と対照的に第２図の回路
はメ°イオードＤ２、トランジスタＴ　　、ダイオード
Ｄ　　トランジスタエフ及６　）　　　　　　　　　　
　　　　　　７１びダイオードＤ２並びに夫々の接続線
により形成される第８の電流ミラー回路を具える。この
第３の電流ミラー回路の入力端子は第１と第２の電流ミ
ラー回路に共通であり、その出力端子は他の２個の電流
ミラー回路の出力端子と別かれているが、これまたトラ
ンジスタＴ２のベースに接続され、ターンオフ相の時こ
のトランジスタＴ２から一層効率良く電荷を除去させる
。

第８の電流ミラー回路は第１及び第２の電流ミラー回路
と同時に活性化される。最初はトランジスタＴ７のコレ
クターエミッタ電圧はトランジスタＴ５ノコレクターエ
ミツタ電圧（これは導’＞ｆＦＦ態におけるトランジス
タＴ２のベース−エミッタ電圧に等しい）よりも高い。

蓋し、トランジスタＴ７のエミッタは負極−■ＣＣに接
続されているからである。それ故トランジスタＴ７のコ
レクタ電流はトランジスタＴ５のコレクタ電流よりも大
きく、このため第３の電流ミラー回路を付加するとトラ
ンジスタＴ２が高速でターンオフできる。

斯クシてトランジスタＴ　のコレクタ電流が采だ著しく
減っていない時にトランジスタＴ２のカットオフが既に
生ずる。

最終段のトランジスタＴ２のエミッタは誘導性負荷に接
続されているから、ターンオフが生ずる時誘導性負荷内
に逆起電力が誘起され、トランク・スタＴ２のエミッタ
の電位を一■ＣＣの基準レベル以下に下げる。トランジ
スタＴ２のベース電位も下り、トランジスタＴ７は逆極
性になり、その電荷除去活動をやめる。− このような極性状態でトランジスタＴ、のコレクタ電流
の再循環が生ずるのを避けるため、トランジスタＴ７の
コレクタとトランジスタＴ２のベースとの間にダイオー
ドＤ２を挿入する。

しかし、トランジスタＴ５は、エミッタがトランジスタ
Ｔ２のエミッタに接続されており、それ故凡ゆる状態で
トランジスタＴ２のエミッタと同一電位にあり、順方向
の導通状態に保たれ、これによりターンオフ相でトラン
ジスタＴ０のコレクタ電流を吸収し、トランジスタテ工
のコレクタ電流がトランジスタＴ２を再度ターンオンす
るのを防ぐ。

トランジスタＴ０もカットオフとなる時、電流ミラー回
路は非活性化される。蓋し、電流ミラー回路の動作はも
早や不要であるからである。

以下、に、制御回路手段とタイミングをとられた・イネ
−ブリング回路手段の動作を詳細に説明する。

？／７期条件としてトランジスタＴ１．Ｔ２及びＴＲは
導通状態にあると着像す。

最終段のトランジスタのターンオフを制御スるためにス
イッチング信号源ＳＷにより発生させられたスイッチン
グ信号はトランジスタＴ８とＴ、とを（同時に）カット
オフする。

トランジスタＴ８のカットオフはトランジスタＴ及びＴ
２のターンオフ相を開始させ、トランク■ スタＴのカットオフは電流源Ａ８により与えられ、トラ
ンジスタＴ、が導通状態にある時はトランジスタＴ、に
より完全に吸収される一定電流がトランジスタのベース
に流れるようにし、最初はカットオフ状態にあったトラ
ンジスタＴ□。を直ちに導通状態にする。トランジスタ
Ｔ１ｏは最初に述べた＠１と第２の電流ミラー回路を活
性化し、トランジスタＴ　　、Ｔ　及びＴ７が依然とし
て導通状態に５ あるトランジスタＴ及びＴ２から負荷を除去しはじめる
。

トランジスタＴ　は、トランジスタＴ□と同様１ に、トランジスタＴ８によりスイッチングするように駆
動される。トランジスタＴ　と電流源Ａ□□１ とは電流源Ａ　がトランジスタテ工、にトランジス１ りＴ□、の極性状態により課される電流より小さいコレ
クタ電流を与え、穀層にはトランジスタＴ０のコレクタ
電流がトランジスタＴ２を導通状態に保つ値になる。こ
のような状態でトランジスタＴ　は飽和し、トランジス
タＴ１２及びＴ□８はカッ１ トオフとなる。

トランジスタＴ　がトランジスタＴ２を導通させす るしきい値電流より小さい時、トランジスタＴ１□のコ
レクタ電流は電流源Ａよ、により与えられる電流以下の
値に向い、トランジスタＴ０□はも早や飽和しなくなる
。この点でトランジスタＴ１２とＴ１８は導通状態にな
り、活性的なターンオフ機能を働らかせなくなり、トラ
ンジスタＴ１及びＴ２は遅延を伴なわずに再度導通状態
になる。

しかし、このように定められた活性化のための期間が終
了しないうちに、トランジスタテ工及びＴ２を再度ター
ンオンする信号が制御回路手段に到達すると、トランジ
スタＴ８とＴ９は直ちに再度導ノ１０状態になり、この
結果トランジスタＴ□□も導通状態になり、トランジス
タＴ　及びＴ１８をカッ２ トオフとし、トランジスタＴ、が再度電流源へ〇から与
えられる全電流を吸収し、トランジスタＴ□。

をターンオフする。

このように最終段のトランジスタがターンオンするのと
同時に電荷除去手段は非活性化され、タイミングをとら
れたイネ−ブリング回路手段が初期状態に戻される。

本発明に係る制御回路は殊に既知の集積化技術でモノリ
シックな半導体ブロックに集積化するのに適している。

以上、本発明の一実施例だけを述べてきたが、明らかに
本発明の範囲を逸脱せずに多くの変形例を考えることが
できる。

例えば、第１図及び第２図に含まれている電流ミラー回
路は、当業者に自明な適当な回路の変更を施して一層複
雑な電流ミラー回路と置き換え；温）Ｗや電源電圧の変
化に感応しない回路を作るのに適した回路構成を持たせ
ることができる。また、ダイオードＤ５及びＤ７に代え
て適当な抵抗を設け、トランジスタＴ５及びＴ７の電流
利得をインクリメントし、それらのターンオフ時間を短
縮し、これＫよりダイオードを用いた時得られる値に対
してトランジスタＴ及びＴ７のコレクタ′覗流の値の正
確さが落ちるのを補償することができる。

本発明の異なる実施例では、イネ−ブリング回路手段を
任意に決めることができる厳密に一定のイ坏−ブリング
時間を有する単安定回路により形成することができる、

【図面の簡単な説明】

第１図は本発明に係るスイッチング制御回路の回路図（
一部はブロック図）、 第２図は本発明の別の実施例の回路図である。 （第１図） ＳＷ・・・スイッチング信号源、 Ｃ・・・制御回路手段、 Ｔ□、Ｔ８．Ｔ、・・・ｐｎｐ形バイポーラトランジス
タ、Ｔ２．　Ｔ５・・・ｎｐｎ形バイポーラトランジス
タ、・十■ｃｃ・・・電源電圧の正極、 ’ｃｃ・・・電源電圧の負極、 上）とＬ・・・誘導負荷、　　Ｄ、、Ｄ４１Ｄ５・・・
ダイオード、■ヨ ＴＡ・・・タイミングをとられたイネ−ブリング回路手
段、　　　　　　　　ａ、ｃ・・・接続線、（第２図） Ｄ工〜Ｄ１８・・・ダイオード、 Ｔ１　＋　Ｔ３　＋　Ｔ４　ｒ　Ｔ６ｒ　Ｔｔ　、ｒ　
Ｔｔ　２　”・ｐｎｐ形バイポーラトランジスタ、 Ｔ２　＋　Ｔ５　、Ｔ７１Ｔ８１Ｔ９１’Ｔ１　。、’
ｒ、Ｂ　・”　ｎｐｎ形バイポーラトランジスタ、 ＋■ｏｏ・二・電源電圧の正極、 ’ｃｃ・・・電源電圧の負極、 Ａ１．　Ａ１□・・・定電流源。

Claims (1)

1. 【特許請求の範囲】 Ｌ　モノリシックに集積回路化でき、信号自体により決
   まり、立上り縁と立下り縁とを有する電気パルスを発生
   するスイッチング信号源（ＳＷ）に接続された制御回路
   手段（Ｃ）と、いずれも第１の端子と、第２の端子と、
   制御端子とを有する第１のトランジスタ（Ｔ工）と第２
   のトランジスタ（Ｔ２）とを具え、第１のトランジスタ
   （Ｔ１）の上記第１と第２の端子の一方を電源電圧発生
   器の２個の極（＋■ｏｏ。 −Ｖｏｏ）の一方に接続し、他方の端子と制御端子とを
   夫々第２のトランジスタ（Ｔ２）の制御端子と、制御回
   路手段（Ｃ）とに接続し、第１のトランジスタを回路手
   段により発生させられたパルスにより導通状態にし、第
   ２のトランジスタ（Ｔ２）を第１の端子と第２の端子と
   により誘導性負荷（ＲＬ、　Ｌ　）と直列に接続したも
   のを電源電圧発生器の２個の極（＋■ＣＣ’’ＣＣ）の
   間に挿入した誘導性負荷をスイッチングするための制御
   回路において、この制御回路が電荷除去回路手段を具え
   、この電荷除去回路手段が第１のトランジスタ（Ｔｏ）
   と第２のトランジスタ（Ｔ２）の少なくとも一方の制御
   端子に接続され且つ制御回路手段（Ｃ）に結合され、こ
   の制御回路手段（Ｃ）が第１のトランジスタ（Ｔ□）を
   導通状態にする各パルスの立下り縁に対応してその活性
   化を制御し更に誘導性負荷をスイッチングするための制
   御回路がこれまた制御回路手段（Ｃ）に結合されるタイ
   ミングをとられたイネ−ブリング回路手段（ＴＡ）を具
   え、制御回路手段（Ｃ）がイネ−プリング回路手段によ
   りイネーブルされて一定期間電荷除去回路手段を活性に
   保ち、この一定期間を高々各パルスの立下り縁から次の
   パルスの立上り縁迄の間に経過する時間に等しくするよ
   うに構成したことを特徴とする誘導性負荷をスイッチン
   グするだめの制御回路。 ２　第１のトランジスタ（Ｔ工）と第２のトランジスタ
   （Ｔ２）とが夫々互に反対の第１と第２のタイプの導電
   形を有し、第１のトランジスタの第１の端子と第２の端
   子とを夫々電源電圧発生器の第１の極（＋Ｖｏｏ）と、
   第２のトランジスタ（Ｔ２）の制御端子とに接続し、第
   ２のトランジスタの第１の端子と第２の端子とを夫々誘
   導性負荷（ＲＬ、　Ｌ　）を介して電源電圧発生器の第
   ２の極（−Ｖｏｏ）と、第１の極（十Ｖ。０）とに接続
   したことを特徴とする特許請求の範囲第１項記載の誘導
   性負荷をスイッチングするための制御回路。 ＆　電荷除去回路手段が、各々第１の端子と、第２の端
   子と、制御端子とを有する第８のトランジスタ（Ｔ８）
   と、第４のトランジスタ（Ｔ、）と、笹５のトランジス
   タ（Ｔ５）とを具え、第３と第４のトランジスタを第１
   の導電形とし、第５のトランジスタを第２の導電形とし
   、第３のトランジスタ（Ｔ８）と第４のトランジスタ（
   Ｔ、）の制御端子をいずれも第１のダイオード（Ｄ４）
   のカソードと制御回路手段（Ｃ）とに接続し、第１のダ
   イオード（Ｄ４）のアノード並びに第８のトランジスタ
   （Ｔ８）及び第４のトランジスタ（Ｔ、）の第１の端子
   を電源電圧発生器の第１の極（十Ｖ。０）に接続し、第
   ３のトランジスタ（Ｔ８）の第２の端子を第１のトラン
   ジスタ（Ｔ□）の制御端子に接続し、 第４のトランジスタ（Ｔ、）の第２の端子を第５のトラ
   ンジスタ（Ｔ５）の制御端子に接続し、この第５のトラ
   ンジスタ（Ｔ５）の第１の端子を第１の抵抗要素（Ｄ５
   ）を介して自己の制御端子に接続すると共に、第２のト
   ランジスター（Ｔ２）の第１の端子に接続し、第５のト
   ランジスタ（Ｔ５）の第２の端子を第２のトランジスタ
   （Ｔ２）の制御端子に接続したことを特徴とする特許請
   求の範囲第２項記載の゛誘導性負荷をスイッチングする
   ための制御回路。 本　電荷除去回路手段が、夫々第１の導電形と第２の導
   電形を有し、各々が第１の端子と、第２の端子と、制御
   端子とを有する第６のトランジスタ（Ｔ６）と第７のト
   ランジスタ（Ｔ７）とを具え、 第６のトランジスタ（Ｔ６）の制御端子を第１のダイオ
   ード（Ｄ、）のカソードと、制御回路手段とに接続し、 この第６のトランジスタ（Ｔ６）の第１の端子と第２の
   端子とを夫々電源電圧発生器の第１の極（十■　）と、
   第７のトランジスタ（Ｔ７）こＣ の制御端子に接続し、第７のトランジスタ（Ｔ７）の第
   １の端子と第２の端子を夫々電源電圧発生器の第２の極
   （−Ｖｏｏ）と、第２のダイオード（Ｄ２）に接続し、
   電源電圧発生器の第２の極（−Ｖｏｏ）には第２の抵抗
   性要素（Ｄ７）を介して第７のトランジスタ（Ｔ７）の
   制御端子をも接続し、第２のターイオード（Ｄ２）のア
   ノードを第２のトランジスタ（Ｔ２）の制御端子に接続
   したことを特徴とする特許請求の範囲第８項記載の誘導
   性負荷をスイッチングするための制御回路。 前記抵抗性要素を抵抗としたことを特徴とする特蒋錆求
   の範囲第３項及び第４項のいずれか一項−に記載の誘導
   性負荷をスイッチングするための制御回路。 ｌ　前記抵抗性要素をダイオードとしたことを特徴とす
   る特許請求の範囲第８項及び第４項のいずれか一項に記
   載の誘導性負荷をスイッチングするための制御回路。 ７、　制御回路手段（Ｃ）が、第２の導電形を有し、各
   々が第１の端子と、第２の端子と、制御端子とを有する
   第８のトランジスタ（Ｔ８）と、第９のトランジスタ（
   Ｔ、）と、第１０のトランジスタ（Ｔｌｏ）とを具え、 第８のトランジスタ（Ｔ８）と第９のトランジスタ（Ｔ
   、）との制御端子をこれらの第８のトランジスタと第９
   のトランジスタとを制御するスイッチング信号源と、第
   ３のダイオード（Ｄ、）のアノードに接続し、第８のダ
   イオ−ド（Ｄ９）のカソードを電源電圧発生器の第２の
   極（−Ｖｏｏ）に接続し、第８のトランジスタ（Ｔ８）
   の第１の端子と第２の端子とを夫々電源電圧発生器の第
   ２の極（−Ｖｏｏ）と、第１のトランジスタ（Ｔ１）の
   制御端子及び第４のダイオード（Ｄｌ）のカソードの両
   方に接続し、第４のダイオード（Ｄよ）のアノードを電
   源電圧発生器の第１の極（十Ｖ。。）に接続し、第９の
   トランジスタ（Ｔ、）の第２の端子を第１Ｏのトランジ
   スタ（Ｔ工。）の制御端子と、第１の定電流源（八〇）
   を介して電源電圧発生器の第１の極（十Ｖ。０）と、第
   ５のダイオード（Ｄｌｏ）のアノードとに接続し、第９
   のトランジスタ（Ｔ、）及び第１０のトランジスタ（Ｔ
   □。）の第１の端子並びに第５のダイオード（Ｄｌｏ）
   のカソードを電源電圧発生器の第２の極（−Ｖｏｏ）に
   接続し、第１０のトランジスタ（Ｔｌｏ）の第２の端子
   を第８のトランジスタ（Ｔ８）、第４のトランジスタ（
   Ｔ、）及び第６のトランジスタ（Ｔ６）の制御端子と、
   第１のダイオード（Ｄ４）のカソードとに接続したこと
   ｍｌ特徴とし、且つ、タイミングをとられたイネーブソ
   ング回路手段（ＴＡ）が、各々が第１の端子と、第２の
   端子と、制御端子とを有する第１１のトランジスタ（Ｔ
   、、）と、第１２のトランジスタ（Ｔ工、）と、第１８
   のトランジスタ（Ｔ工、）とを具え、第１１のトランジ
   スタと第１２のトランジスタが第１の導電形を有し、第
   １８のトランジスタが第２の導電形を有し、第１１のト
   ランジスタ（Ｔ工、）の制御端子を第８のトランジスタ
   （Ｔ８）の第２の端子と、第４のダイオード（Ｄよ）の
   カソードとに接続し、第１１のトランジスタ（Ｔ工、）
   の第１の端子と第２の端子とを夫々電源電圧発生器の第
   １・の極（＋■ｃｏ）と、第１２のトランジスタ（Ｔ工
   、）の制御端子及び第２の定電流源（Ａよ、）を介して
   電源電圧発生器の第２の極（−Ｖ　　）とに接続し、第
   １２のトランジスＣ り（Ｔ、２）の制御端子を第６のダイオード（Ｄ、、）
   のカソードに接続し、第６のダイオごド（Ｄ□２）のア
   ノードを電源電圧発生器の″第１の極（＋■ｏｏ）に接
   続し、第１２のトランジスタ（Ｔ、２）の第１の端子と
   第２の端子とを、第１の端子は電源電圧発生器の第１の
   極（＋■ｏｏ）に接続し、第２の端子は第１８のトラン
   ジスタ（Ｔ□８）の制＃端子と第７のダイオード（Ｄ１
   ８）のアノードとに接続し、この第７のダイオード（Ｄ
   □８）のカソードと第１８のトランジスタ（Ｔ１８）の
   第１の端子とを電源電圧発生器の第２の極に接続し、第
   １３のトランジスタ（Ｔ工、）の第２の端子を第９のト
   ランジスタ（Ｔ、）の第２の端子に接続したことを特徴
   とする特許請求の範囲第８．４．５及び６項のいずれか
   一項に記載の誘導性負荷をスイッチングするための制御
   回路。 ＆　第１１のトランジスタ（Ｔ、□）の物理的特性と電
   気的特性とを第１のトランジスタ（Ｔｏ）の物理的特性
   及び電気的特性に等しくしたことを特徴とする特許請求
   の範囲第７項記載の誘導性負荷をスイッチングするため
   の制御回路。 ９　回路に含まれるトランジスタをノ（イボーラトラン
   ジスタとし、各）くイボーラトランジスタの第１の端子
   、制御端子及び第２の端子を夫々エミッタ、ペース及び
   コレクタとしたことをｔｆｆ徴とする特許請求の範囲前
   ｎ己各項のし・ずれか−項に記載の誘導性負荷をスイッ
   チングするための制御回路。 １０、　　回路全体をモノリシック半導体フ゛ロックに
   集積化したことを特徴とする特許請求の範囲前記各項の
   いずれか一項に記載の誘導性負荷をスイッチングするた
   めの制御回路。