JPS59169651U - デバツグ装置 - Google Patents

デバツグ装置

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Publication number
JPS59169651U
JPS59169651U JP6283883U JP6283883U JPS59169651U JP S59169651 U JPS59169651 U JP S59169651U JP 6283883 U JP6283883 U JP 6283883U JP 6283883 U JP6283883 U JP 6283883U JP S59169651 U JPS59169651 U JP S59169651U
Authority
JP
Japan
Prior art keywords
display
processor
memory
area
debugging device
Prior art date
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Pending
Application number
JP6283883U
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English (en)
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高木　治夫
義則 高橋
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Omron Corp
Original Assignee
Omron Corp
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Filing date
Publication date
Application filed by Omron Corp filed Critical Omron Corp
Priority to JP6283883U priority Critical patent/JPS59169651U/ja
Publication of JPS59169651U publication Critical patent/JPS59169651U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の１実施例に係るデバッグ装置の概略の
構成を示すブ遁ツク図、第２図は第１図のデバッグ装置
の動作説明のためのフローチャートである。 １・・・デバッグ装置、２・・・プロセッサ、３・・・
メモリ、４・・・表示器、５・・・ブレークポイント設
定検出回路、６・・・インターフェース回路、１０・・
・実機システム、１１・・・プロセッサ、１２・・・メ
モリ、１３・・・システム八“ス。

Claims (1)

    【実用新案登録請求の範囲】
  1. プロセッサとメモリとを備えた実機システムのシステム
    パスもしくは該プロセッサのリード端子に接続されて該
    実機システムのプログラムデバッグを行なうとともに該
    プロセッサのレジスタや該メモリの所定のエリアの内容
    を表示する表示装置を備えたデバッグ装置であって、前
    記表示装置の表示部に固定の表示エリアを設けるととも
    に前記レジスタやメモリエリアの内指定された特定エリ
    アの現在値データを該固定の表示エリアに刻々表示する
    表示制御装置を設けたことを特徴とするデバッグ装置。
JP6283883U 1983-04-28 1983-04-28 デバツグ装置 Pending JPS59169651U (ja)

Priority Applications (1)

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JP6283883U JPS59169651U (ja) 1983-04-28 1983-04-28 デバツグ装置

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JP6283883U JPS59169651U (ja) 1983-04-28 1983-04-28 デバツグ装置

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Publication Number Publication Date
JPS59169651U true JPS59169651U (ja) 1984-11-13

Family

ID=30193023

Family Applications (1)

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JP6283883U Pending JPS59169651U (ja) 1983-04-28 1983-04-28 デバツグ装置

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JP (1) JPS59169651U (ja)

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