JPS59172012A - Multi-shaft motor control system using computer - Google Patents
Multi-shaft motor control system using computerInfo
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- JPS59172012A JPS59172012A JP4645583A JP4645583A JPS59172012A JP S59172012 A JPS59172012 A JP S59172012A JP 4645583 A JP4645583 A JP 4645583A JP 4645583 A JP4645583 A JP 4645583A JP S59172012 A JPS59172012 A JP S59172012A
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Abstract
Description
【発明の詳細な説明】
コンピュータを用いて各種自動機械のパルス分配型多軸
数値制御を行なう場合に、コンピュータ内で直接パルス
分配のための演算や機械のディジタル制御演算を行なう
と、コンピュータの能力からみて高分解能と高速の両方
を期待することは難しい。そこで、本発明は、コンピュ
ータの入力側に外付けのハードウェアとしてB RM
(BinaryRate Multiplier )又
はD D A (DigitalDifferenti
al Analyzer )を付加することにより、ま
た、必要に応じ出力側において制御情報を連続して正弦
及び余弦コードに変換し絶対位置法に強い正余弦トラン
スジューサを使用できるようにし、更に、必要に応じて
外付けのハードウェアとしてカウンタと正余弦変換RO
Mを付加することにより、高速・高分解能の多軸制御方
式(システム)を得ようとするものである。[Detailed Description of the Invention] When performing pulse distribution type multi-axis numerical control of various automatic machines using a computer, if calculations for pulse distribution or digital control calculations for the machine are performed directly within the computer, the computer's ability will be reduced. Considering this, it is difficult to expect both high resolution and high speed. Therefore, the present invention provides a BRM as external hardware on the input side of the computer.
(BinaryRate Multiplier) or DDA (Digital Differenti)
By adding a sine and cosine transducer that is strong against the absolute position method, the control information can be continuously converted into sine and cosine codes on the output side as necessary, and a sine and cosine transducer that is strong against the absolute position method can be used. Counter and sine cosine conversion RO as external hardware
By adding M, an attempt is made to obtain a high-speed, high-resolution multi-axis control system.
この場合のコンピュータの役割は、データの保管作成に
あり、またマニュアル制御、プログラミング制御時にお
ける各チャンネルへのブロック信号の作成、入出力側へ
の情報の伝送や受は入れ等である。The role of the computer in this case is to store and create data, create block signals for each channel during manual control and programming control, and transmit and receive information to the input/output side.
先ず、入力側に必要となる演算器のうちBRMについて
述べる。First, of the arithmetic units required on the input side, the BRM will be described.
BRMは、連続的なりロックパルスの中から指令に応じ
た数だけのパルスを分配する役目を持っている。この回
路の原理を第1図に示す。第1図(イ)は構成を示すブ
ロック図、giJi図(ロ)はパルス分配図である。図
は、簡単のため8個のパルスを分配する場合について示
しである。n個のフリップフロップF1.F2.F3.
・・・・・Fnが縦続接続され、それぞれのフリッ
プフロップの一方の出力端子にゲート回路G1.G2
。The BRM has the role of distributing the number of continuous lock pulses according to the command. The principle of this circuit is shown in FIG. FIG. 1(a) is a block diagram showing the configuration, and giJi diagram (b) is a pulse distribution diagram. The figure shows a case where eight pulses are distributed for simplicity. n flip-flops F1. F2. F3.
...Fn are connected in cascade, and one output terminal of each flip-flop is connected to a gate circuit G1. G2
.
G3. ・・・・が接続されて、これらゲート回路の
開閉によってパルスが分配されるようになっている。い
ま、フリップフロップF1に8個の等間隔パルス1,2
,3. ・・・・、8が導かれたとすればFlの通流
状態は交互に移り変わるから、この移り変わりによって
2#のパルスが取り出される。すなわち、第1図(イ)
に付記したように、8個の入力パルスのうち奇数番目の
パルス1,3゜5.7が一方の出力端子に、偶数番目の
パルス2゜4.6.8が他方の出力端子に現われる。−
このうら偶数番目のパルスは次段のフリップフロップF
2に導かれ、奇数番目のパルスはゲート回路G1に導か
れる。F2.F3についても同様で、図に付記したよう
な番号のパルスがゲート回路G2.G3に導かれる。よ
って、これらのゲート61〜G3の開閉の仕方でパルス
が分配されるごとになる。すなわち、第1図(ロ)に示
すようにゲー)01〜G3の開閉状態を2進法で表わす
レートに設定したとき、その2進法に相当する数のパル
スがゲート回路を通過して出力回路に現われるのである
。G3. ... are connected, and pulses are distributed by opening and closing these gate circuits. Now, flip-flop F1 receives eight equally spaced pulses 1 and 2.
,3. If . In other words, Figure 1 (a)
As noted above, among the eight input pulses, the odd-numbered pulses 1, 3° 5.7 appear at one output terminal, and the even-numbered pulses 2° 4.6.8 appear at the other output terminal. −
These even-numbered pulses are applied to the next stage flip-flop F.
2, and the odd-numbered pulses are guided to the gate circuit G1. F2. The same goes for F3, and the pulses with the numbers added in the figure are the gate circuits G2. Guided by G3. Therefore, pulses are distributed depending on how these gates 61 to G3 are opened and closed. In other words, as shown in Figure 1 (b), when the open/close states of gates 01 to 3 are set to a rate expressed in binary notation, the number of pulses corresponding to the binary number passes through the gate circuit and is output. It appears in the circuit.
以下、このようなりRMを第2図(イ)のように記号化
して示すことにする。本発明においては、取扱う複数個
のBRMのレートを設定する際に、その中の最大桁数の
レートを基準としてBRMのMSB側に合わせてセント
するので、これを特に表わすときには第2図(ロ)のよ
うに記号化して示す。Hereinafter, such an RM will be symbolized and shown as shown in FIG. 2 (a). In the present invention, when setting the rate of a plurality of BRMs to be handled, cents are set according to the MSB side of the BRM based on the rate with the maximum number of digits among them. ).
次に、DDA (Digital Differen
tialAnalyzer )について述べる。その
構成は、第3図のようにYレジスタ、Rレジスタ及びΔ
Xゲートより成っている。Yレジスタには被積分値が設
定され、ΔXゲートには演算クロックが指令され、その
都度Yレジスタの内容がRレジスタに加算され、Rレジ
スタから桁上りパルスが出力される。Next, DDA (Digital Different
tialAnalyzer). Its configuration consists of Y register, R register and Δ
It consists of an X gate. The integrand value is set in the Y register, an arithmetic clock is commanded to the ΔX gate, the contents of the Y register are added to the R register each time, and a carry pulse is output from the R register.
これは、各演算毎に0又はlである。DDAは、第4図
(イ)のように記号化して表わす。なお、DDAは後述
の本発明の外付はパルス分配演算器として用いるときは
、BRMと等測的に用いるのでBRMの記号化表示第2
図(ロ)に合わせる。This is 0 or l for each operation. DDA is represented symbolically as shown in FIG. 4 (a). Note that when the external device of the present invention, which will be described later, is used as a pulse distribution calculator, it is used isometrically with the BRM, so the second symbolization representation of the BRM is used.
Match the diagram (b).
複数個のDDAの積分値を設定する際に、その中の最大
桁数の積分値を基準としてDDAのMSB側に合わせて
セットするので、このような説明のときには第4図(ロ
)のように記号化して示す。When setting the integral value of multiple DDAs, the integral value with the maximum number of digits among them is used as a reference and is set according to the MSB side of the DDA. It is symbolized and shown.
本発明の基本的実施例を第5図に示す。この基本システ
ムは、外付は演算器として4チヤンネルのBRMを用い
た場合を示しているが、チャンネル数はこれに限られな
い。コンピュータからBRMヘレート設定すると、BR
Mは設定されたレートに比例したパルス列を出力する。A basic embodiment of the invention is shown in FIG. Although this basic system uses a four-channel BRM as an external arithmetic unit, the number of channels is not limited to this. If you set up BRM from your computer, BR
M outputs a pulse train proportional to the set rate.
この基本システムにおいてコンピュータの果たす役割は
、簡単にまとめると、■BRMのレートの設定、■BR
Mからの出力パルスを割込みにより並列データとしてI
loを経由して取り込みカウントする、■カウントされ
たデータの正余弦変換、0割込み回数をカウントするこ
とにより終点を検出する、などである。以上の機能をハ
ードウェアのみで構成すると大変複雑なものとなるが、
市販のパーソナルコンピュータを利用すると安く簡単に
構成できる。The roles played by computers in this basic system can be briefly summarized as follows: ■ BRM rate setting, ■ BR
Output pulse from M as parallel data by interrupt
(2) sine and cosine conversion of the counted data; detecting the end point by counting the number of zero interrupts; and so on. If the above functions were configured only with hardware, it would be very complicated, but
It can be configured easily and cheaply using a commercially available personal computer.
また、BRMへのレートを設定する際に、4チヤンネル
の中の最大桁のレートを基準としてBRMのMSB側に
合わせてセットすることにより、パルス分配の演算速度
を一定にすることができる。Further, when setting the rate to the BRM, the calculation speed of pulse distribution can be made constant by setting the rate according to the MSB side of the BRM based on the rate of the largest digit among the four channels.
また、各チャンネルの終点の検出は、割込み回数をカウ
ントすることにより同時に行うことができる。これを簡
単な例、により説明する。いま、ブロック信号に対する
4チャンネルx、y、z、wの各設定値を(x)=11
0. (y)= 100゜(Z)=010、 (W
)=001とする(第1図(ロ)参照)。この場合、こ
のブロック中の各信号の最大桁は3桁であるので、各B
RM (nビット)の数値設定に当たっては、MSBよ
り3桁を取りそれぞれについてレート設定値を与える。Furthermore, the end point of each channel can be detected simultaneously by counting the number of interrupts. This will be explained using a simple example. Now, each setting value of 4 channels x, y, z, w for the block signal is (x)=11
0. (y) = 100° (Z) = 010, (W
) = 001 (see Figure 1 (b)). In this case, the maximum digit of each signal in this block is 3 digits, so each B
When setting the numerical value of RM (n bits), take the three digits from the MSB and give a rate setting value for each.
第1図(ロ)のパルス分配図において、左側の各設定レ
ートの中に(x)0’>(2)(W)を付してこれに対
応する設定値を示しである。なお、このときの割込み回
数には、3ビツトの最大値(111)に1を加えた8を
取る。In the pulse distribution diagram of FIG. 1(b), (x)0'>(2)(W) is added to each setting rate on the left side to indicate the corresponding setting value. Note that the number of interrupts at this time is 8, which is the maximum value of 3 bits (111) plus 1.
このように設定された4チヤンネルのBRMには、共通
のクロックfが与えられる。この場合、8111i1の
パルスが入力される。クロックパルスは、一部そのまま
コンピュータの割込み人口INTに取り込まれ、各クロ
ック毎に各BRMよりの出力パルスがI10ボートに並
列に受は取られ、入力の有無がその都度調べられ、入力
パルスがあればコンピュータ内のレジスタにそれぞれ計
数・積算される。割込みクロックも同時に積算され、設
定値(8)になると割込みが停止される。この時までに
、各ボートの人力には、第1図に示したパルス分配の状
況の下で各BRMの出力パルスが受は付けられ、x、y
、z、wチャンネルのレジスタに設定値どおりのパルス
が蓄積される。この場合各クロックパルスの間隔は一定
であるので、結局、各チャンネルの出力パルスは、3ビ
ツトの(111)=7を定速度変位の基準として各チャ
ンネルの変位速度が設定レートに比例して歯抜けしたも
のとなる。なお、上記の例では終点判定をクロックの割
込み回数で決定したが、このシステムでは各チャンネル
のフィードバックパルスがカウント積算されているので
、特定の単数又は複数のチャンネルのレート設定値とフ
ィードバンクパルスの積算値を比較して終点判定をして
もよい。A common clock f is given to the four-channel BRM set in this way. In this case, a pulse of 8111i1 is input. A part of the clock pulse is directly taken into the computer's interrupt register INT, and the output pulses from each BRM are received in parallel to the I10 port for each clock, and the presence or absence of input is checked each time. For example, they are counted and integrated in registers within the computer. The interrupt clock is also integrated at the same time, and when the set value (8) is reached, the interrupt is stopped. By this time, each boat's manpower has received the output pulses of each BRM under the pulse distribution situation shown in Figure 1, and the x, y
, z, and w channel registers accumulate pulses according to the set values. In this case, since the interval between each clock pulse is constant, the output pulse of each channel will eventually change as the displacement speed of each channel increases in proportion to the set rate, using 3 bits (111) = 7 as the standard for constant speed displacement. It becomes something missing. Note that in the above example, the end point determination was determined by the number of clock interrupts, but in this system, the feedback pulses of each channel are counted and integrated, so the rate setting value of a specific channel or multiple channels and the feedbank pulse The end point may be determined by comparing the integrated values.
次に、基本システムの出力側における正余弦変換方式に
ついて述べる。一般に、NCのモータ制御にはDCモー
タとパルスモータが用いられる。Next, we will discuss the sine and cosine transformation method on the output side of the basic system. Generally, DC motors and pulse motors are used for NC motor control.
上記の場合でも、各BRMの出力パルスで直接パルスモ
ータを駆動することもできる。しかし、本発明が主な適
用対象とする工業ロボット等の自動機械においては、一
般に各モータの回転が直進連動にリンクされている場合
が多い。その意味がらも、かかるシステムでは、各BR
Mの出力パルスがコンピュータCPUに並列入力され常
に積算されていて各チャンネルの現在位置が絶対値型で
確保されている。したがって、これに適合させるために
は、パルスモータよりはDCサーボモータを用いてリニ
アトランスジューサにより同期を取る方法、例えば各チ
ャンネルの絶対値をディジタル・アナログ変換器DAに
よりリニアトランスジューサと突き合わせる方法が望ま
しい。しかし、この方法による場合でも、各チャンネル
のリニア変位が大きいとき(ロボットや多軸のNC自動
機械にはこのようなケースが多い。)は、DAの桁が大
きくリニアトランスジューサもAi精度を必要とする欠
点があるが、正余弦トランスジューサ方式を採ればこれ
らの欠点を回避することができる。Even in the above case, it is also possible to directly drive the pulse motor with the output pulses of each BRM. However, in automatic machines such as industrial robots to which the present invention is mainly applied, the rotation of each motor is generally linked in a linear motion. Despite that meaning, in such a system, each BR
The output pulses of M are input in parallel to the computer CPU and are constantly integrated, so that the current position of each channel is secured in absolute value form. Therefore, in order to comply with this, it is preferable to use a DC servo motor rather than a pulse motor and synchronize with a linear transducer, for example, to match the absolute value of each channel with the linear transducer using a digital-to-analog converter DA. . However, even with this method, when the linear displacement of each channel is large (this is often the case with robots and multi-axis NC automatic machines), the DA is large and the linear transducer also requires Ai accuracy. However, these drawbacks can be avoided by adopting the sine cosine transducer method.
この方式においては、各チャンネルの出力変位量パルス
の積算カウンタのLSBより若干桁例えば8ビツトを円
運動に変換する。第5図の基本システムにおいて、各チ
ャンネルのカウンタ型レジスタのLSBより8ビツト(
ハンチングで示す。)の値に対し各チャンネル毎にそれ
ぞれ正余弦コード変換を施す9ここまでの実際のコンピ
ュータ内での処理手順を第6図に示す。In this method, a few digits, for example 8 bits, from the LSB of the output displacement pulse integration counter of each channel are converted into circular motion. In the basic system shown in Figure 5, 8 bits (
Indicated by hunting. ) is subjected to sine and cosine code conversion for each channel.The actual processing steps in the computer up to this point are shown in FIG.
各チャンネルのコード変換された出力は、DAにより正
余弦電圧波に変換する。これらの正余弦電圧波は、それ
ぞれのチャンネルの追従電動機Mx、My、M2.
・・・・に結合され8ビツトで1周運動を行うように結
合歯車比が設定された正余弦トランスジューサTx、T
y、Tz、 ・・・ により、それぞれの同期演算器
(SYC)χ。The code-converted output of each channel is converted into a sine and cosine voltage wave by a DA. These sine and cosine voltage waves are applied to the following motors Mx, My, M2 .
Sine and cosine transducers Tx, T whose combined gear ratio is set to perform one round motion in 8 bits.
y, Tz, ..., each synchronous computing unit (SYC) χ.
(SYC)y、(SYC)z 、−・・・とサーボアン
プS A x + S A y IS A z *
・” ’を介して同期運動を行わせるのに用いる。この
動作をXチャンネルを例にとって説明する。(SYC)y, (SYC)z, -... and servo amplifier S A x + S A y IS A z *
・Used to perform synchronous motion via "'". This operation will be explained using the X channel as an example.
同期演算器は、乗算器ml、m2及び差動アンプdpよ
り成っている。Xチャンネルのコマンド正余弦波のベク
トル角をθ、正余弦電圧波をsinθ+ caseとし
、また追従電動機に結合される正余弦トランスジューサ
のベクトル角をφ、正余弦電圧波をsinφ、 cos
φとする。sinθとcosφは乗!−器m1に、ca
seとsinφは乗算器m2に投入され、それぞれの出
力値sinθ cosφとcase sinφは共に
差動アンプctpに入る。ここで、次式により
sjnθ cosφ−case sinφ=sin(θ
−φ)・・・・・・+11
sin(θ−φ)を求め、これをサーボアンプSAにを
介してモータMxを駆動し、φ−θの追従遅の位相遅れ
は±180°以内まで許容される。このような高分解度
であるが、この方式では、追従電動機Mx及び正余弦ト
ランスジューサTxは共に予め設計された歯車比で本体
と結合されているので、一旦整合されたモータ及びトラ
ンスジューサの零位置、と本体との相対位置関係が常に
保持される。The synchronous arithmetic unit consists of multipliers ml and m2 and a differential amplifier dp. The vector angle of the command sine cosine wave of the X channel is θ, the sine cosine voltage wave is sin θ + case, the vector angle of the sine cosine transducer coupled to the follower motor is φ, and the sine cosine voltage wave is sinφ, cos
Let it be φ. Sinθ and cosφ are multiplied! - to vessel m1, ca
se and sinφ are input to the multiplier m2, and the respective output values sinθ cosφ and case sinφ are both input to the differential amplifier ctp. Here, sjnθ cosφ−case sinφ=sin(θ
-φ)...+11 Find sin(θ-φ), drive the motor Mx via the servo amplifier SA, and allow the phase lag of the tracking delay of φ-θ to be within ±180°. be done. However, in this method, both the follower motor Mx and the sine-cosine transducer Tx are coupled to the main body at a pre-designed gear ratio, so the zero position of the motor and transducer once aligned, The relative positional relationship between and the main body is always maintained.
第5図の基本システムの場合は、正余弦コード変換はコ
ンピュータ内部のソフトによって行なったが、制御の実
行により高速が求められるときは、パルス積算及びコー
ド変換用のハードをも外付けにすることが考えられる。In the case of the basic system shown in Figure 5, sine and cosine code conversion was performed by software inside the computer, but when high speed control is required, the hardware for pulse integration and code conversion may also be externally attached. is possible.
この高速システムを第7図に示す。この場合、各BRM
よりのCPUへの割込み受付け、各BRMのパルス受は
取り計数積算は第5図の基本システムと同様にコンピュ
ータ内で行なうが、各チャンネルのカウンタの下位ビッ
トの正余弦変換は、コンピュータ内部で行なわないで、
各BRMよりの出力を各チャンネルにそれぞれ並列的に
外付けしたmビットカウンタ、正余弦変換ROM、、D
A回路により正余弦電圧波に変換する。そして、それぞ
れのチャンネルの追従電動機に結合する正余弦トランス
ジューサの正余弦電圧波と同期演算器付きサーボユニッ
トにより、同期運動を行なわせる。このような外付はカ
ウンタ、ROMユニットは、各チャンネル毎に設けるが
、第7図のシステム構成図には1チ一ヤンネル分のみを
代表的に示している。図におい°C1Chはチャンネル
を表わす。このシステムは、正余弦変換コード作成及び
取出しのためにコンビュ−タを畑わずことがない−ので
、全システムをより高速に運転できる特徴がある。また
、この場合、外付は装置のmビットカウンタの桁数mは
、対応追従電動機に結合される正余弦トランスジューサ
の1回転角度360°と対応するものであり、トランス
ジューサの分周比したがって変位精度及びモータの追従
速度等に関係が深いが、桁数mはこのシステムでは各チ
ャンネル毎に同一である必要がなく各チャンネル毎に適
応設針できる利点がある。This high-speed system is shown in FIG. In this case, each BRM
The reception of interrupts to the CPU, the reception of pulses of each BRM, and the accumulation of counts are performed within the computer as in the basic system shown in Figure 5, but the sine and cosine conversion of the lower bits of the counters of each channel is performed within the computer. Don't,
m-bit counter externally connected to each channel in parallel with the output from each BRM, sine cosine conversion ROM, D
The A circuit converts it into a sine and cosine voltage wave. Synchronous motion is then performed using the sine and cosine voltage waves of the sine and cosine transducers coupled to the follow-up motors of the respective channels and the servo unit with a synchronization calculator. Although such external counters and ROM units are provided for each channel, only one channel is representatively shown in the system configuration diagram of FIG. In the figure, °C1Ch represents a channel. This system does not require the use of a computer to create and retrieve the sine and cosine conversion codes, so the entire system can run faster. In addition, in this case, the number of digits m of the m-bit counter of the external device corresponds to one rotation angle of 360° of the sine cosine transducer coupled to the corresponding follow-up motor, and the displacement accuracy is determined according to the frequency division ratio of the transducer. The number of digits m does not have to be the same for each channel in this system, although it is closely related to the following speed of the motor, etc., and there is an advantage that the number of digits m can be set adaptively for each channel.
結局、このシステムは、全くコンピュータと独立に制御
回路の特性向上を計れる利点がある。また、この第7図
の高速システムも第5図の基本システムも同じく絶対位
置法に強い正余弦変換法であり、この方式は、トランス
ジューサの1回転を360゜を1周とする精目盛盤内で
表示する子針の1回転を1目盛として本体の移動を表示
する親(粗)目盛との組合わせになる精粗目盛方式とい
うことができる。したがって、運転時に本体の運動に零
位置変動がない特色がある。しかし、初期設定又は故障
発生時に生ずる親目盛の変動を検出するためには、本体
の変位を第7図に示すスケールSにより親目盛表示し、
これに対応して、コンピュータ内の各チャンネルの現在
位置レジスタ内の親目盛を表示器Tにより表示したり、
またSとTを比較する同期整合機能を持たすこともでき
る。また、このような親(粗)目盛や整合装置は検出の
高速性や表示の高精度を必要としないため、これら機能
付加のためにシステムの煩わしさを増大させることがな
い。After all, this system has the advantage of being able to improve the characteristics of the control circuit completely independently of the computer. In addition, both the high-speed system shown in Figure 7 and the basic system shown in Figure 5 use the sine and cosine conversion method, which is strong against the absolute position method. It can be said to be a fine/coarse scale system in which one rotation of the child hand is displayed as one scale and is combined with a parent (coarse) scale that displays the movement of the main body. Therefore, during operation, the movement of the main body is characterized by no zero position fluctuation. However, in order to detect fluctuations in the master scale that occur during initial settings or when a failure occurs, the displacement of the main body is displayed on the master scale using the scale S shown in FIG.
Correspondingly, the master scale in the current position register of each channel in the computer is displayed on the display T,
It is also possible to have a synchronization matching function for comparing S and T. Further, since such parent (coarse) scales and alignment devices do not require high speed detection or high precision display, the addition of these functions does not increase the complexity of the system.
また、BRMの積分機能を利用して円関数を発生ずるこ
とができる。第8図の円関数発生システムを式で示すと
、次のようになる。Further, a circular function can be generated using the integral function of BRM. The circular function generation system shown in FIG. 8 can be expressed as follows.
Xについて整理して
x=に2x
これを解くと
に
同じようにyについて解くと
Δθとおけば
また、BRMのビット数をn1クロック周波数をfとす
れば
で表わされる。Rearranging for X, x = 2x Solving this, and similarly solving for y, let Δθ, and if the number of bits of BRM is n1, and the clock frequency is f, then it can be expressed as follows.
したがって、第8図において、Xチャンネルのnビット
BRM及びYチャンネルnビットBRMに初期値として
x=Asinθ+ 3’ =A cosθを与え、クロ
ックをfとして各ブロックパルスをCPUの割込みIN
Tより受付けその都度X、YチャンネルのB RM出力
パルスをIloを通してCPUに取り入れX、Yカウン
タにおける現在のX、Y位置を史新し、史新された座標
位置をIloを通じて正弦側(X座標値)はYチャンネ
ルにBRMの設定値へ、余弦側(Y座標値)はXチャン
ネルBRMの設定値へとそれぞれフィードバンクしてゆ
く。このように操作された各BRMの出力が並列的に各
出力サーボユニソトに導入されて、X、Y軸は円運動を
行なう。なお、割込み回数は(3)式によりΔθを示す
ことになるので、この場合には、割込み回数計にΔθ+
1を設定すれば、所定の終点位置で円運動を停止させる
ことができる。Therefore, in FIG. 8, x = Asin θ + 3' = A cos θ is given as an initial value to the n-bit BRM of the X channel and the n-bit BRM of the Y channel, and each block pulse is input to the CPU interrupt IN with the clock being f.
Each time the B RM output pulses of the X and Y channels are received from The cosine side (Y coordinate value) is fed to the BRM setting value for the Y channel, and the cosine side (Y coordinate value) is fed to the X channel BRM setting value. The outputs of each BRM operated in this manner are introduced in parallel to each output servo unit, and the X and Y axes perform circular motion. Note that the number of interrupts is expressed as Δθ according to equation (3), so in this case, the number of interrupts is Δθ+
If 1 is set, the circular motion can be stopped at a predetermined end point position.
また、この場合、円運動の速さは一定に保つことができ
る。Moreover, in this case, the speed of the circular motion can be kept constant.
これ迄の説明において、入力端の外付は演算器としてn
ビ、、l−BRMを用いた場合について述べたが、この
演算器をnビットDDA!ご置き換えても全く同様のこ
とが成立する。その双方の置き換えをBRMの記号化表
示第2図(イ)、第2図(ロ)とDDAの記号化表示第
4図(イ)、第4図(ロ)とを対比し゛ζ説明するに、
BRMのクロックfはDDAの演算クロックfに、BR
Mのレート設定はDDAの積分値設定に、またBRMの
パルス列はDDAのオーバーフローパルス列に置き換え
ることができる。また、第5図のマルチチャンネル基本
システム、第7図のマルチチャンネル高速化システムに
おいて、複数個のnビットBRMのレート設定に当たり
レート最大桁位置を基準としてBRMのMSBよりセッ
トする方法及びBRMのクロックをCPUの割込みIN
Tに受付けその都度各BRMよりのパルス列をI10ボ
ートより取入れCP、U内部にて各チャンネルに現在位
置を積算し、割込み回数を設定して終点基準とすること
は、DDAに代えた場合、同じく複数個のnピッ1−D
DAの積分値設定に当たり積分値最大桁位置を基準とし
てDDAのMSBよりセットする方法及びDDAの演算
クロックをCPUの割込みINTにて受付は各チャンネ
ルのDDAのオーバーフローパルス列をその都度I10
ポートより取り入れCPU内部にて現在位置を積算し、
割込み回数を設定して終点基準とすることに、そのまま
置き換えることができる。また、第8図の円関数発生方
式においても外付けのnピッl−XBRM及びnビット
YB、RMをそのままnビットXDDA及びnビットY
DDAに置き換えることができる。In the explanation so far, the external input terminal is n
We have described the case of using bi,,l-BRM, but this arithmetic unit can be used as an n-bit DDA! Exactly the same thing will hold true even if you replace it. The replacement of both will be explained by comparing the BRM symbolization representations in Figures 2 (a) and 2 (b) with the DDA symbolization representations in Figures 4 (a) and 4 (b). ,
The clock f of BRM is the calculation clock f of DDA, and the clock f of BR
The rate setting of M can be replaced with the integral value setting of DDA, and the pulse train of BRM can be replaced with the overflow pulse train of DDA. In addition, in the multi-channel basic system shown in FIG. 5 and the multi-channel high-speed system shown in FIG. CPU interrupt IN
Each time the pulse train from each BRM is received by T, the pulse train from each BRM is taken in from the I10 boat, the current position is integrated into each channel inside the CP and U, and the number of interrupts is set and used as the end point reference. Multiple n-pi 1-D
When setting the DA integral value, set the integral value from the MSB of the DDA using the maximum digit position as a reference, and accept the DDA calculation clock using the CPU interrupt INT.
The current position is taken in from the port and integrated inside the CPU.
This can be directly replaced by setting the number of interrupts and using it as the end point reference. Also, in the circular function generation method shown in FIG.
It can be replaced with DDA.
第1図はBRMの原理を示す図、第2図はBRMの記号
化表示図、第3図はDDAの原理を示す図、第4図はD
DAの記号化表示図、第5図は本発明の基本的実施例を
示すブロック図、第6図は基本的実施例のコンピュータ
内の処理手順を示す図、第7図は第5図のものを更に高
速化した例を示すブロック図、第8図は円関数発生シス
テムを示すブロック図である。
第6図
第7図Figure 1 is a diagram showing the principle of BRM, Figure 2 is a symbolization diagram of BRM, Figure 3 is a diagram showing the principle of DDA, and Figure 4 is a diagram showing the principle of DDA.
DA symbol representation diagram, FIG. 5 is a block diagram showing the basic embodiment of the present invention, FIG. 6 is a diagram showing the processing procedure in the computer of the basic embodiment, and FIG. 7 is the same as shown in FIG. 5. FIG. 8 is a block diagram showing a circular function generation system. Figure 6 Figure 7
Claims (1)
ータのインターフェースを通して外部に各軸位にパルス
分配用演算器であるBRM又はDDAを付加し、ブロッ
ク信号に対応して各軸のレート又は被積分値を各BRM
又はDDAに設定し、同一の演算クロックにより上記演
算器を駆動して各軸のパルス列を発生させ、上記演算ク
ロックをコンピュータの割込みトリガとして、上記各軸
の発生パルス列をインターフェースのI10ボートを介
してそれぞれコンピュータに取り入れ、各パルス列を各
チャンネル毎の現在位置レジスタに計数積算させ、この
割込め回数又は各軸位のフィードバックパルスの積算値
より各ブロック信号の終点位置を決めることを特徴とす
るコンピュータを用いた多軸モータ制御方式。 2、割込み受付け1クロック期間内に計数積算された各
軸レジスタのうち特定の単数又は複数のレジスタの(A
により予め6+画プログラムされた他の単数又は複数の
対応する外付は演算器BRM又はDDAの設定値を更新
するようインターフェースを通じて上記演算器の設定部
に出力する特許請求の範囲第1項記載の多軸モータ制御
方式。 3、 コンピュータに取り込まれた各軸パルス列を各軸
位に加算積算するカウンタ型レジスタの下位桁部をコン
ピュータ外部の各軸出力パワーユニソト部の各軸追従電
動機に結合する正余弦トランスジューサの1回転角に対
応して上記各軸低位計数部の出力をそれぞれ正余弦コー
ド変換して各軸位にインターフェースを通じて出力し、
正余弦電圧波に変換して上記各軸正余弦型トランスジュ
ー号の止金弦波とそれぞれ同期せしめ各軸重動機を運転
する特許請求の範囲第1項記載の多軸モータ制御方式。 4、 コンピュータに取り込まれた各軸演算器の出カバ
ルスは並列的に各軸出力パワーユニソト部に入力され、
それぞれ各軸の追従電動機に結合された正余弦型トラン
スジューサの1回転角に対応して必要限度の桁数を持つ
針数部に導かれ、正余弦変換メモリを介してコード変換
された出力はDAを通じて正余弦電圧波となり、上記対
応正余弦トランスジューサの回転に同期して各軸重動機
を運転する特許請求の範囲第1項記載の多軸モータ制御
方式。 5、各軸の電動機に結合する正余弦トランスジューサの
1回転角内表示を子(楕)目盛とし、本体の移動量をW
L(粗)目盛に表示し、コンピュータ内部のレジスタ部
もこれに対応して精粗画部分に分け、粗目盛部分の値を
出力して本体移動を示ず親(粗)目盛と対比し精目盛部
の脱調を監視する特許請求の範囲第4項記載の多軸モー
タ制御方式。[Claims] 1. In the pulse distribution type multi-axis numerical control system, a pulse distribution computing unit (BRM or DDA) is added to each axis externally through a computer interface, and each axis is controlled in response to a block signal. The rate or integrand value of each BRM
Or set it to DDA, drive the arithmetic unit with the same arithmetic clock to generate a pulse train for each axis, use the arithmetic clock as an interrupt trigger of the computer, and send the generated pulse train for each axis via the I10 port of the interface. Each pulse train is input into a computer, each pulse train is counted and accumulated in a current position register for each channel, and the end point position of each block signal is determined from the number of interruptions or the integrated value of feedback pulses for each axis position. Multi-axis motor control method used. 2. Interrupt acceptance (A
According to claim 1, the other one or more corresponding external devices programmed in advance by 6+ are outputted to the setting section of the arithmetic unit through an interface so as to update the setting values of the arithmetic unit BRM or DDA. Multi-axis motor control method. 3. The lower digit part of the counter-type register that adds and integrates the pulse train of each axis taken into the computer to each axis position is converted into one rotation angle of the sine cosine transducer that connects to each axis follow-up motor of the output power unit for each axis outside the computer. Correspondingly, the outputs of the low-order counting units for each axis are converted into sine and cosine codes and output to each axis through the interface,
2. The multi-axis motor control system according to claim 1, wherein the voltage wave is converted into a sine-cosine voltage wave and synchronized with the stopper sinusoidal wave of the sine-cosine transducer on each axis to operate the heavy machine on each axis. 4. The output signals of each axis arithmetic unit taken into the computer are inputted in parallel to each axis output power unit,
The sine-cosine type transducer connected to the follow-up motor of each axis is guided to the needle number part having the necessary number of digits corresponding to one rotation angle, and the output code converted via the sine-cosine conversion memory is DA. 2. The multi-axis motor control system according to claim 1, wherein a sine-cosine voltage wave is generated through the sine-cosine transducer, and each axis of the heavy machine is operated in synchronization with the rotation of the corresponding sine-cosine transducer. 5. The display within one rotation angle of the sine cosine transducer connected to the electric motor of each axis is used as a child (ellipse) scale, and the amount of movement of the main body is expressed as W.
It is displayed on the L (coarse) scale, and the register inside the computer is also divided into fine and coarse image parts accordingly, and the value of the coarse scale part is output and compared with the parent (coarse) scale without indicating movement of the main body. A multi-axis motor control system according to claim 4, which monitors out-of-step of the scale portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4645583A JPS59172012A (en) | 1983-03-18 | 1983-03-18 | Multi-shaft motor control system using computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4645583A JPS59172012A (en) | 1983-03-18 | 1983-03-18 | Multi-shaft motor control system using computer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172012A true JPS59172012A (en) | 1984-09-28 |
Family
ID=12747632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4645583A Pending JPS59172012A (en) | 1983-03-18 | 1983-03-18 | Multi-shaft motor control system using computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172012A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104110A (en) * | 1986-10-22 | 1988-05-09 | Makino Milling Mach Co Ltd | Machining system |
-
1983
- 1983-03-18 JP JP4645583A patent/JPS59172012A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104110A (en) * | 1986-10-22 | 1988-05-09 | Makino Milling Mach Co Ltd | Machining system |
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