JPS59172012A - コンピユ−タを用いた多軸モ−タ制御方式 - Google Patents
コンピユ−タを用いた多軸モ−タ制御方式Info
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- JPS59172012A JPS59172012A JP4645583A JP4645583A JPS59172012A JP S59172012 A JPS59172012 A JP S59172012A JP 4645583 A JP4645583 A JP 4645583A JP 4645583 A JP4645583 A JP 4645583A JP S59172012 A JPS59172012 A JP S59172012A
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- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of program data in numerical form
- G05B19/19—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of program data in numerical form characterised by positioning or contouring control systems, e.g. to control position from one programmed point to another or to control movement along a programmed continuous path
- G05B19/40—Open loop systems, e.g. using stepping motor
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/30—Nc systems
- G05B2219/34—Director, elements to supervisory
- G05B2219/34037—Brm followed by postprocessor to smooth curve
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/30—Nc systems
- G05B2219/34—Director, elements to supervisory
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- G—PHYSICS
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
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- Human Computer Interaction (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Numerical Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
コンピュータを用いて各種自動機械のパルス分配型多軸
数値制御を行なう場合に、コンピュータ内で直接パルス
分配のための演算や機械のディジタル制御演算を行なう
と、コンピュータの能力からみて高分解能と高速の両方
を期待することは難しい。そこで、本発明は、コンピュ
ータの入力側に外付けのハードウェアとしてＢ ＲＭ
（ＢｉｎａｒｙＲａｔｅ Ｍｕｌｔｉｐｌｉｅｒ ）又
はＤ Ｄ Ａ （ＤｉｇｉｔａｌＤｉｆｆｅｒｅｎｔｉ
ａｌ Ａｎａｌｙｚｅｒ ）を付加することにより、ま
た、必要に応じ出力側において制御情報を連続して正弦
及び余弦コードに変換し絶対位置法に強い正余弦トラン
スジューサを使用できるようにし、更に、必要に応じて
外付けのハードウェアとしてカウンタと正余弦変換ＲＯ
Ｍを付加することにより、高速・高分解能の多軸制御方
式（システム）を得ようとするものである。
数値制御を行なう場合に、コンピュータ内で直接パルス
分配のための演算や機械のディジタル制御演算を行なう
と、コンピュータの能力からみて高分解能と高速の両方
を期待することは難しい。そこで、本発明は、コンピュ
ータの入力側に外付けのハードウェアとしてＢ ＲＭ
（ＢｉｎａｒｙＲａｔｅ Ｍｕｌｔｉｐｌｉｅｒ ）又
はＤ Ｄ Ａ （ＤｉｇｉｔａｌＤｉｆｆｅｒｅｎｔｉ
ａｌ Ａｎａｌｙｚｅｒ ）を付加することにより、ま
た、必要に応じ出力側において制御情報を連続して正弦
及び余弦コードに変換し絶対位置法に強い正余弦トラン
スジューサを使用できるようにし、更に、必要に応じて
外付けのハードウェアとしてカウンタと正余弦変換ＲＯ
Ｍを付加することにより、高速・高分解能の多軸制御方
式（システム）を得ようとするものである。
この場合のコンピュータの役割は、データの保管作成に
あり、またマニュアル制御、プログラミング制御時にお
ける各チャンネルへのブロック信号の作成、入出力側へ
の情報の伝送や受は入れ等である。
あり、またマニュアル制御、プログラミング制御時にお
ける各チャンネルへのブロック信号の作成、入出力側へ
の情報の伝送や受は入れ等である。
先ず、入力側に必要となる演算器のうちＢＲＭについて
述べる。
述べる。
ＢＲＭは、連続的なりロックパルスの中から指令に応じ
た数だけのパルスを分配する役目を持っている。この回
路の原理を第１図に示す。第１図（イ）は構成を示すブ
ロック図、ｇｉＪｉ図（ロ）はパルス分配図である。図
は、簡単のため８個のパルスを分配する場合について示
しである。ｎ個のフリップフロップＦ１．Ｆ２．Ｆ３．
・・・・・Ｆｎが縦続接続され、それぞれのフリッ
プフロップの一方の出力端子にゲート回路Ｇ１．Ｇ２
。
た数だけのパルスを分配する役目を持っている。この回
路の原理を第１図に示す。第１図（イ）は構成を示すブ
ロック図、ｇｉＪｉ図（ロ）はパルス分配図である。図
は、簡単のため８個のパルスを分配する場合について示
しである。ｎ個のフリップフロップＦ１．Ｆ２．Ｆ３．
・・・・・Ｆｎが縦続接続され、それぞれのフリッ
プフロップの一方の出力端子にゲート回路Ｇ１．Ｇ２
。
Ｇ３． ・・・・が接続されて、これらゲート回路の
開閉によってパルスが分配されるようになっている。い
ま、フリップフロップＦ１に８個の等間隔パルス１，２
，３． ・・・・、８が導かれたとすればＦｌの通流
状態は交互に移り変わるから、この移り変わりによって
２＃のパルスが取り出される。すなわち、第１図（イ）
に付記したように、８個の入力パルスのうち奇数番目の
パルス１，３゜５．７が一方の出力端子に、偶数番目の
パルス２゜４．６．８が他方の出力端子に現われる。−
このうら偶数番目のパルスは次段のフリップフロップＦ
２に導かれ、奇数番目のパルスはゲート回路Ｇ１に導か
れる。Ｆ２．Ｆ３についても同様で、図に付記したよう
な番号のパルスがゲート回路Ｇ２．Ｇ３に導かれる。よ
って、これらのゲート６１〜Ｇ３の開閉の仕方でパルス
が分配されるごとになる。すなわち、第１図（ロ）に示
すようにゲー）０１〜Ｇ３の開閉状態を２進法で表わす
レートに設定したとき、その２進法に相当する数のパル
スがゲート回路を通過して出力回路に現われるのである
。
開閉によってパルスが分配されるようになっている。い
ま、フリップフロップＦ１に８個の等間隔パルス１，２
，３． ・・・・、８が導かれたとすればＦｌの通流
状態は交互に移り変わるから、この移り変わりによって
２＃のパルスが取り出される。すなわち、第１図（イ）
に付記したように、８個の入力パルスのうち奇数番目の
パルス１，３゜５．７が一方の出力端子に、偶数番目の
パルス２゜４．６．８が他方の出力端子に現われる。−
このうら偶数番目のパルスは次段のフリップフロップＦ
２に導かれ、奇数番目のパルスはゲート回路Ｇ１に導か
れる。Ｆ２．Ｆ３についても同様で、図に付記したよう
な番号のパルスがゲート回路Ｇ２．Ｇ３に導かれる。よ
って、これらのゲート６１〜Ｇ３の開閉の仕方でパルス
が分配されるごとになる。すなわち、第１図（ロ）に示
すようにゲー）０１〜Ｇ３の開閉状態を２進法で表わす
レートに設定したとき、その２進法に相当する数のパル
スがゲート回路を通過して出力回路に現われるのである
。
以下、このようなりＲＭを第２図（イ）のように記号化
して示すことにする。本発明においては、取扱う複数個
のＢＲＭのレートを設定する際に、その中の最大桁数の
レートを基準としてＢＲＭのＭＳＢ側に合わせてセント
するので、これを特に表わすときには第２図（ロ）のよ
うに記号化して示す。
して示すことにする。本発明においては、取扱う複数個
のＢＲＭのレートを設定する際に、その中の最大桁数の
レートを基準としてＢＲＭのＭＳＢ側に合わせてセント
するので、これを特に表わすときには第２図（ロ）のよ
うに記号化して示す。
次に、ＤＤＡ （Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎ
ｔｉａｌＡｎａｌｙｚｅｒ ）について述べる。その
構成は、第３図のようにＹレジスタ、Ｒレジスタ及びΔ
Ｘゲートより成っている。Ｙレジスタには被積分値が設
定され、ΔＸゲートには演算クロックが指令され、その
都度Ｙレジスタの内容がＲレジスタに加算され、Ｒレジ
スタから桁上りパルスが出力される。
ｔｉａｌＡｎａｌｙｚｅｒ ）について述べる。その
構成は、第３図のようにＹレジスタ、Ｒレジスタ及びΔ
Ｘゲートより成っている。Ｙレジスタには被積分値が設
定され、ΔＸゲートには演算クロックが指令され、その
都度Ｙレジスタの内容がＲレジスタに加算され、Ｒレジ
スタから桁上りパルスが出力される。
これは、各演算毎に０又はｌである。ＤＤＡは、第４図
（イ）のように記号化して表わす。なお、ＤＤＡは後述
の本発明の外付はパルス分配演算器として用いるときは
、ＢＲＭと等測的に用いるのでＢＲＭの記号化表示第２
図（ロ）に合わせる。
（イ）のように記号化して表わす。なお、ＤＤＡは後述
の本発明の外付はパルス分配演算器として用いるときは
、ＢＲＭと等測的に用いるのでＢＲＭの記号化表示第２
図（ロ）に合わせる。
複数個のＤＤＡの積分値を設定する際に、その中の最大
桁数の積分値を基準としてＤＤＡのＭＳＢ側に合わせて
セットするので、このような説明のときには第４図（ロ
）のように記号化して示す。
桁数の積分値を基準としてＤＤＡのＭＳＢ側に合わせて
セットするので、このような説明のときには第４図（ロ
）のように記号化して示す。
本発明の基本的実施例を第５図に示す。この基本システ
ムは、外付は演算器として４チヤンネルのＢＲＭを用い
た場合を示しているが、チャンネル数はこれに限られな
い。コンピュータからＢＲＭヘレート設定すると、ＢＲ
Ｍは設定されたレートに比例したパルス列を出力する。
ムは、外付は演算器として４チヤンネルのＢＲＭを用い
た場合を示しているが、チャンネル数はこれに限られな
い。コンピュータからＢＲＭヘレート設定すると、ＢＲ
Ｍは設定されたレートに比例したパルス列を出力する。
この基本システムにおいてコンピュータの果たす役割は
、簡単にまとめると、■ＢＲＭのレートの設定、■ＢＲ
Ｍからの出力パルスを割込みにより並列データとしてＩ
ｌｏを経由して取り込みカウントする、■カウントされ
たデータの正余弦変換、０割込み回数をカウントするこ
とにより終点を検出する、などである。以上の機能をハ
ードウェアのみで構成すると大変複雑なものとなるが、
市販のパーソナルコンピュータを利用すると安く簡単に
構成できる。
、簡単にまとめると、■ＢＲＭのレートの設定、■ＢＲ
Ｍからの出力パルスを割込みにより並列データとしてＩ
ｌｏを経由して取り込みカウントする、■カウントされ
たデータの正余弦変換、０割込み回数をカウントするこ
とにより終点を検出する、などである。以上の機能をハ
ードウェアのみで構成すると大変複雑なものとなるが、
市販のパーソナルコンピュータを利用すると安く簡単に
構成できる。
また、ＢＲＭへのレートを設定する際に、４チヤンネル
の中の最大桁のレートを基準としてＢＲＭのＭＳＢ側に
合わせてセットすることにより、パルス分配の演算速度
を一定にすることができる。
の中の最大桁のレートを基準としてＢＲＭのＭＳＢ側に
合わせてセットすることにより、パルス分配の演算速度
を一定にすることができる。
また、各チャンネルの終点の検出は、割込み回数をカウ
ントすることにより同時に行うことができる。これを簡
単な例、により説明する。いま、ブロック信号に対する
４チャンネルｘ、ｙ、ｚ、ｗの各設定値を（ｘ）＝１１
０． （ｙ）＝ １００゜（Ｚ）＝０１０、 （Ｗ
）＝００１とする（第１図（ロ）参照）。この場合、こ
のブロック中の各信号の最大桁は３桁であるので、各Ｂ
ＲＭ （ｎビット）の数値設定に当たっては、ＭＳＢよ
り３桁を取りそれぞれについてレート設定値を与える。
ントすることにより同時に行うことができる。これを簡
単な例、により説明する。いま、ブロック信号に対する
４チャンネルｘ、ｙ、ｚ、ｗの各設定値を（ｘ）＝１１
０． （ｙ）＝ １００゜（Ｚ）＝０１０、 （Ｗ
）＝００１とする（第１図（ロ）参照）。この場合、こ
のブロック中の各信号の最大桁は３桁であるので、各Ｂ
ＲＭ （ｎビット）の数値設定に当たっては、ＭＳＢよ
り３桁を取りそれぞれについてレート設定値を与える。
第１図（ロ）のパルス分配図において、左側の各設定レ
ートの中に（ｘ）０’＞（２）（Ｗ）を付してこれに対
応する設定値を示しである。なお、このときの割込み回
数には、３ビツトの最大値（１１１）に１を加えた８を
取る。
ートの中に（ｘ）０’＞（２）（Ｗ）を付してこれに対
応する設定値を示しである。なお、このときの割込み回
数には、３ビツトの最大値（１１１）に１を加えた８を
取る。
このように設定された４チヤンネルのＢＲＭには、共通
のクロックｆが与えられる。この場合、８１１１ｉ１の
パルスが入力される。クロックパルスは、一部そのまま
コンピュータの割込み人口ＩＮＴに取り込まれ、各クロ
ック毎に各ＢＲＭよりの出力パルスがＩ１０ボートに並
列に受は取られ、入力の有無がその都度調べられ、入力
パルスがあればコンピュータ内のレジスタにそれぞれ計
数・積算される。割込みクロックも同時に積算され、設
定値（８）になると割込みが停止される。この時までに
、各ボートの人力には、第１図に示したパルス分配の状
況の下で各ＢＲＭの出力パルスが受は付けられ、ｘ、ｙ
、ｚ、ｗチャンネルのレジスタに設定値どおりのパルス
が蓄積される。この場合各クロックパルスの間隔は一定
であるので、結局、各チャンネルの出力パルスは、３ビ
ツトの（１１１）＝７を定速度変位の基準として各チャ
ンネルの変位速度が設定レートに比例して歯抜けしたも
のとなる。なお、上記の例では終点判定をクロックの割
込み回数で決定したが、このシステムでは各チャンネル
のフィードバックパルスがカウント積算されているので
、特定の単数又は複数のチャンネルのレート設定値とフ
ィードバンクパルスの積算値を比較して終点判定をして
もよい。
のクロックｆが与えられる。この場合、８１１１ｉ１の
パルスが入力される。クロックパルスは、一部そのまま
コンピュータの割込み人口ＩＮＴに取り込まれ、各クロ
ック毎に各ＢＲＭよりの出力パルスがＩ１０ボートに並
列に受は取られ、入力の有無がその都度調べられ、入力
パルスがあればコンピュータ内のレジスタにそれぞれ計
数・積算される。割込みクロックも同時に積算され、設
定値（８）になると割込みが停止される。この時までに
、各ボートの人力には、第１図に示したパルス分配の状
況の下で各ＢＲＭの出力パルスが受は付けられ、ｘ、ｙ
、ｚ、ｗチャンネルのレジスタに設定値どおりのパルス
が蓄積される。この場合各クロックパルスの間隔は一定
であるので、結局、各チャンネルの出力パルスは、３ビ
ツトの（１１１）＝７を定速度変位の基準として各チャ
ンネルの変位速度が設定レートに比例して歯抜けしたも
のとなる。なお、上記の例では終点判定をクロックの割
込み回数で決定したが、このシステムでは各チャンネル
のフィードバックパルスがカウント積算されているので
、特定の単数又は複数のチャンネルのレート設定値とフ
ィードバンクパルスの積算値を比較して終点判定をして
もよい。
次に、基本システムの出力側における正余弦変換方式に
ついて述べる。一般に、ＮＣのモータ制御にはＤＣモー
タとパルスモータが用いられる。
ついて述べる。一般に、ＮＣのモータ制御にはＤＣモー
タとパルスモータが用いられる。
上記の場合でも、各ＢＲＭの出力パルスで直接パルスモ
ータを駆動することもできる。しかし、本発明が主な適
用対象とする工業ロボット等の自動機械においては、一
般に各モータの回転が直進連動にリンクされている場合
が多い。その意味がらも、かかるシステムでは、各ＢＲ
Ｍの出力パルスがコンピュータＣＰＵに並列入力され常
に積算されていて各チャンネルの現在位置が絶対値型で
確保されている。したがって、これに適合させるために
は、パルスモータよりはＤＣサーボモータを用いてリニ
アトランスジューサにより同期を取る方法、例えば各チ
ャンネルの絶対値をディジタル・アナログ変換器ＤＡに
よりリニアトランスジューサと突き合わせる方法が望ま
しい。しかし、この方法による場合でも、各チャンネル
のリニア変位が大きいとき（ロボットや多軸のＮＣ自動
機械にはこのようなケースが多い。）は、ＤＡの桁が大
きくリニアトランスジューサもＡｉ精度を必要とする欠
点があるが、正余弦トランスジューサ方式を採ればこれ
らの欠点を回避することができる。
ータを駆動することもできる。しかし、本発明が主な適
用対象とする工業ロボット等の自動機械においては、一
般に各モータの回転が直進連動にリンクされている場合
が多い。その意味がらも、かかるシステムでは、各ＢＲ
Ｍの出力パルスがコンピュータＣＰＵに並列入力され常
に積算されていて各チャンネルの現在位置が絶対値型で
確保されている。したがって、これに適合させるために
は、パルスモータよりはＤＣサーボモータを用いてリニ
アトランスジューサにより同期を取る方法、例えば各チ
ャンネルの絶対値をディジタル・アナログ変換器ＤＡに
よりリニアトランスジューサと突き合わせる方法が望ま
しい。しかし、この方法による場合でも、各チャンネル
のリニア変位が大きいとき（ロボットや多軸のＮＣ自動
機械にはこのようなケースが多い。）は、ＤＡの桁が大
きくリニアトランスジューサもＡｉ精度を必要とする欠
点があるが、正余弦トランスジューサ方式を採ればこれ
らの欠点を回避することができる。
この方式においては、各チャンネルの出力変位量パルス
の積算カウンタのＬＳＢより若干桁例えば８ビツトを円
運動に変換する。第５図の基本システムにおいて、各チ
ャンネルのカウンタ型レジスタのＬＳＢより８ビツト（
ハンチングで示す。）の値に対し各チャンネル毎にそれ
ぞれ正余弦コード変換を施す９ここまでの実際のコンピ
ュータ内での処理手順を第６図に示す。
の積算カウンタのＬＳＢより若干桁例えば８ビツトを円
運動に変換する。第５図の基本システムにおいて、各チ
ャンネルのカウンタ型レジスタのＬＳＢより８ビツト（
ハンチングで示す。）の値に対し各チャンネル毎にそれ
ぞれ正余弦コード変換を施す９ここまでの実際のコンピ
ュータ内での処理手順を第６図に示す。
各チャンネルのコード変換された出力は、ＤＡにより正
余弦電圧波に変換する。これらの正余弦電圧波は、それ
ぞれのチャンネルの追従電動機Ｍｘ、Ｍｙ、Ｍ２．
・・・・に結合され８ビツトで１周運動を行うように結
合歯車比が設定された正余弦トランスジューサＴｘ、Ｔ
ｙ、Ｔｚ、 ・・・ により、それぞれの同期演算器
（ＳＹＣ）χ。
余弦電圧波に変換する。これらの正余弦電圧波は、それ
ぞれのチャンネルの追従電動機Ｍｘ、Ｍｙ、Ｍ２．
・・・・に結合され８ビツトで１周運動を行うように結
合歯車比が設定された正余弦トランスジューサＴｘ、Ｔ
ｙ、Ｔｚ、 ・・・ により、それぞれの同期演算器
（ＳＹＣ）χ。
（ＳＹＣ）ｙ、（ＳＹＣ）ｚ 、−・・・とサーボアン
プＳ Ａ ｘ ＋ Ｓ Ａ ｙ ＩＳ Ａ ｚ ＊
・” ’を介して同期運動を行わせるのに用いる。この
動作をＸチャンネルを例にとって説明する。
プＳ Ａ ｘ ＋ Ｓ Ａ ｙ ＩＳ Ａ ｚ ＊
・” ’を介して同期運動を行わせるのに用いる。この
動作をＸチャンネルを例にとって説明する。
同期演算器は、乗算器ｍｌ、ｍ２及び差動アンプｄｐよ
り成っている。Ｘチャンネルのコマンド正余弦波のベク
トル角をθ、正余弦電圧波をｓｉｎθ＋ ｃａｓｅとし
、また追従電動機に結合される正余弦トランスジューサ
のベクトル角をφ、正余弦電圧波をｓｉｎφ、 ｃｏｓ
φとする。ｓｉｎθとｃｏｓφは乗！−器ｍ１に、ｃａ
ｓｅとｓｉｎφは乗算器ｍ２に投入され、それぞれの出
力値ｓｉｎθ ｃｏｓφとｃａｓｅ ｓｉｎφは共に
差動アンプｃｔｐに入る。ここで、次式により ｓｊｎθ ｃｏｓφ−ｃａｓｅ ｓｉｎφ＝ｓｉｎ（θ
−φ）・・・・・・＋１１ ｓｉｎ（θ−φ）を求め、これをサーボアンプＳＡにを
介してモータＭｘを駆動し、φ−θの追従遅の位相遅れ
は±１８０°以内まで許容される。このような高分解度
であるが、この方式では、追従電動機Ｍｘ及び正余弦ト
ランスジューサＴｘは共に予め設計された歯車比で本体
と結合されているので、一旦整合されたモータ及びトラ
ンスジューサの零位置、と本体との相対位置関係が常に
保持される。
り成っている。Ｘチャンネルのコマンド正余弦波のベク
トル角をθ、正余弦電圧波をｓｉｎθ＋ ｃａｓｅとし
、また追従電動機に結合される正余弦トランスジューサ
のベクトル角をφ、正余弦電圧波をｓｉｎφ、 ｃｏｓ
φとする。ｓｉｎθとｃｏｓφは乗！−器ｍ１に、ｃａ
ｓｅとｓｉｎφは乗算器ｍ２に投入され、それぞれの出
力値ｓｉｎθ ｃｏｓφとｃａｓｅ ｓｉｎφは共に
差動アンプｃｔｐに入る。ここで、次式により ｓｊｎθ ｃｏｓφ−ｃａｓｅ ｓｉｎφ＝ｓｉｎ（θ
−φ）・・・・・・＋１１ ｓｉｎ（θ−φ）を求め、これをサーボアンプＳＡにを
介してモータＭｘを駆動し、φ−θの追従遅の位相遅れ
は±１８０°以内まで許容される。このような高分解度
であるが、この方式では、追従電動機Ｍｘ及び正余弦ト
ランスジューサＴｘは共に予め設計された歯車比で本体
と結合されているので、一旦整合されたモータ及びトラ
ンスジューサの零位置、と本体との相対位置関係が常に
保持される。
第５図の基本システムの場合は、正余弦コード変換はコ
ンピュータ内部のソフトによって行なったが、制御の実
行により高速が求められるときは、パルス積算及びコー
ド変換用のハードをも外付けにすることが考えられる。
ンピュータ内部のソフトによって行なったが、制御の実
行により高速が求められるときは、パルス積算及びコー
ド変換用のハードをも外付けにすることが考えられる。
この高速システムを第７図に示す。この場合、各ＢＲＭ
よりのＣＰＵへの割込み受付け、各ＢＲＭのパルス受は
取り計数積算は第５図の基本システムと同様にコンピュ
ータ内で行なうが、各チャンネルのカウンタの下位ビッ
トの正余弦変換は、コンピュータ内部で行なわないで、
各ＢＲＭよりの出力を各チャンネルにそれぞれ並列的に
外付けしたｍビットカウンタ、正余弦変換ＲＯＭ、、Ｄ
Ａ回路により正余弦電圧波に変換する。そして、それぞ
れのチャンネルの追従電動機に結合する正余弦トランス
ジューサの正余弦電圧波と同期演算器付きサーボユニッ
トにより、同期運動を行なわせる。このような外付はカ
ウンタ、ＲＯＭユニットは、各チャンネル毎に設けるが
、第７図のシステム構成図には１チ一ヤンネル分のみを
代表的に示している。図におい°Ｃ１Ｃｈはチャンネル
を表わす。このシステムは、正余弦変換コード作成及び
取出しのためにコンビュ−タを畑わずことがない−ので
、全システムをより高速に運転できる特徴がある。また
、この場合、外付は装置のｍビットカウンタの桁数ｍは
、対応追従電動機に結合される正余弦トランスジューサ
の１回転角度３６０°と対応するものであり、トランス
ジューサの分周比したがって変位精度及びモータの追従
速度等に関係が深いが、桁数ｍはこのシステムでは各チ
ャンネル毎に同一である必要がなく各チャンネル毎に適
応設針できる利点がある。
よりのＣＰＵへの割込み受付け、各ＢＲＭのパルス受は
取り計数積算は第５図の基本システムと同様にコンピュ
ータ内で行なうが、各チャンネルのカウンタの下位ビッ
トの正余弦変換は、コンピュータ内部で行なわないで、
各ＢＲＭよりの出力を各チャンネルにそれぞれ並列的に
外付けしたｍビットカウンタ、正余弦変換ＲＯＭ、、Ｄ
Ａ回路により正余弦電圧波に変換する。そして、それぞ
れのチャンネルの追従電動機に結合する正余弦トランス
ジューサの正余弦電圧波と同期演算器付きサーボユニッ
トにより、同期運動を行なわせる。このような外付はカ
ウンタ、ＲＯＭユニットは、各チャンネル毎に設けるが
、第７図のシステム構成図には１チ一ヤンネル分のみを
代表的に示している。図におい°Ｃ１Ｃｈはチャンネル
を表わす。このシステムは、正余弦変換コード作成及び
取出しのためにコンビュ−タを畑わずことがない−ので
、全システムをより高速に運転できる特徴がある。また
、この場合、外付は装置のｍビットカウンタの桁数ｍは
、対応追従電動機に結合される正余弦トランスジューサ
の１回転角度３６０°と対応するものであり、トランス
ジューサの分周比したがって変位精度及びモータの追従
速度等に関係が深いが、桁数ｍはこのシステムでは各チ
ャンネル毎に同一である必要がなく各チャンネル毎に適
応設針できる利点がある。
結局、このシステムは、全くコンピュータと独立に制御
回路の特性向上を計れる利点がある。また、この第７図
の高速システムも第５図の基本システムも同じく絶対位
置法に強い正余弦変換法であり、この方式は、トランス
ジューサの１回転を３６０゜を１周とする精目盛盤内で
表示する子針の１回転を１目盛として本体の移動を表示
する親（粗）目盛との組合わせになる精粗目盛方式とい
うことができる。したがって、運転時に本体の運動に零
位置変動がない特色がある。しかし、初期設定又は故障
発生時に生ずる親目盛の変動を検出するためには、本体
の変位を第７図に示すスケールＳにより親目盛表示し、
これに対応して、コンピュータ内の各チャンネルの現在
位置レジスタ内の親目盛を表示器Ｔにより表示したり、
またＳとＴを比較する同期整合機能を持たすこともでき
る。また、このような親（粗）目盛や整合装置は検出の
高速性や表示の高精度を必要としないため、これら機能
付加のためにシステムの煩わしさを増大させることがな
い。
回路の特性向上を計れる利点がある。また、この第７図
の高速システムも第５図の基本システムも同じく絶対位
置法に強い正余弦変換法であり、この方式は、トランス
ジューサの１回転を３６０゜を１周とする精目盛盤内で
表示する子針の１回転を１目盛として本体の移動を表示
する親（粗）目盛との組合わせになる精粗目盛方式とい
うことができる。したがって、運転時に本体の運動に零
位置変動がない特色がある。しかし、初期設定又は故障
発生時に生ずる親目盛の変動を検出するためには、本体
の変位を第７図に示すスケールＳにより親目盛表示し、
これに対応して、コンピュータ内の各チャンネルの現在
位置レジスタ内の親目盛を表示器Ｔにより表示したり、
またＳとＴを比較する同期整合機能を持たすこともでき
る。また、このような親（粗）目盛や整合装置は検出の
高速性や表示の高精度を必要としないため、これら機能
付加のためにシステムの煩わしさを増大させることがな
い。
また、ＢＲＭの積分機能を利用して円関数を発生ずるこ
とができる。第８図の円関数発生システムを式で示すと
、次のようになる。
とができる。第８図の円関数発生システムを式で示すと
、次のようになる。
Ｘについて整理して
ｘ＝に２ｘ
これを解くと
に
同じようにｙについて解くと
Δθとおけば
また、ＢＲＭのビット数をｎ１クロック周波数をｆとす
れば で表わされる。
れば で表わされる。
したがって、第８図において、Ｘチャンネルのｎビット
ＢＲＭ及びＹチャンネルｎビットＢＲＭに初期値として
ｘ＝Ａｓｉｎθ＋ ３’ ＝Ａ ｃｏｓθを与え、クロ
ックをｆとして各ブロックパルスをＣＰＵの割込みＩＮ
Ｔより受付けその都度Ｘ、ＹチャンネルのＢ ＲＭ出力
パルスをＩｌｏを通してＣＰＵに取り入れＸ、Ｙカウン
タにおける現在のＸ、Ｙ位置を史新し、史新された座標
位置をＩｌｏを通じて正弦側（Ｘ座標値）はＹチャンネ
ルにＢＲＭの設定値へ、余弦側（Ｙ座標値）はＸチャン
ネルＢＲＭの設定値へとそれぞれフィードバンクしてゆ
く。このように操作された各ＢＲＭの出力が並列的に各
出力サーボユニソトに導入されて、Ｘ、Ｙ軸は円運動を
行なう。なお、割込み回数は（３）式によりΔθを示す
ことになるので、この場合には、割込み回数計にΔθ＋
１を設定すれば、所定の終点位置で円運動を停止させる
ことができる。
ＢＲＭ及びＹチャンネルｎビットＢＲＭに初期値として
ｘ＝Ａｓｉｎθ＋ ３’ ＝Ａ ｃｏｓθを与え、クロ
ックをｆとして各ブロックパルスをＣＰＵの割込みＩＮ
Ｔより受付けその都度Ｘ、ＹチャンネルのＢ ＲＭ出力
パルスをＩｌｏを通してＣＰＵに取り入れＸ、Ｙカウン
タにおける現在のＸ、Ｙ位置を史新し、史新された座標
位置をＩｌｏを通じて正弦側（Ｘ座標値）はＹチャンネ
ルにＢＲＭの設定値へ、余弦側（Ｙ座標値）はＸチャン
ネルＢＲＭの設定値へとそれぞれフィードバンクしてゆ
く。このように操作された各ＢＲＭの出力が並列的に各
出力サーボユニソトに導入されて、Ｘ、Ｙ軸は円運動を
行なう。なお、割込み回数は（３）式によりΔθを示す
ことになるので、この場合には、割込み回数計にΔθ＋
１を設定すれば、所定の終点位置で円運動を停止させる
ことができる。
また、この場合、円運動の速さは一定に保つことができ
る。
る。
これ迄の説明において、入力端の外付は演算器としてｎ
ビ、、ｌ−ＢＲＭを用いた場合について述べたが、この
演算器をｎビットＤＤＡ！ご置き換えても全く同様のこ
とが成立する。その双方の置き換えをＢＲＭの記号化表
示第２図（イ）、第２図（ロ）とＤＤＡの記号化表示第
４図（イ）、第４図（ロ）とを対比し゛ζ説明するに、
ＢＲＭのクロックｆはＤＤＡの演算クロックｆに、ＢＲ
Ｍのレート設定はＤＤＡの積分値設定に、またＢＲＭの
パルス列はＤＤＡのオーバーフローパルス列に置き換え
ることができる。また、第５図のマルチチャンネル基本
システム、第７図のマルチチャンネル高速化システムに
おいて、複数個のｎビットＢＲＭのレート設定に当たり
レート最大桁位置を基準としてＢＲＭのＭＳＢよりセッ
トする方法及びＢＲＭのクロックをＣＰＵの割込みＩＮ
Ｔに受付けその都度各ＢＲＭよりのパルス列をＩ１０ボ
ートより取入れＣＰ、Ｕ内部にて各チャンネルに現在位
置を積算し、割込み回数を設定して終点基準とすること
は、ＤＤＡに代えた場合、同じく複数個のｎピッ１−Ｄ
ＤＡの積分値設定に当たり積分値最大桁位置を基準とし
てＤＤＡのＭＳＢよりセットする方法及びＤＤＡの演算
クロックをＣＰＵの割込みＩＮＴにて受付は各チャンネ
ルのＤＤＡのオーバーフローパルス列をその都度Ｉ１０
ポートより取り入れＣＰＵ内部にて現在位置を積算し、
割込み回数を設定して終点基準とすることに、そのまま
置き換えることができる。また、第８図の円関数発生方
式においても外付けのｎピッｌ−ＸＢＲＭ及びｎビット
ＹＢ、ＲＭをそのままｎビットＸＤＤＡ及びｎビットＹ
ＤＤＡに置き換えることができる。
ビ、、ｌ−ＢＲＭを用いた場合について述べたが、この
演算器をｎビットＤＤＡ！ご置き換えても全く同様のこ
とが成立する。その双方の置き換えをＢＲＭの記号化表
示第２図（イ）、第２図（ロ）とＤＤＡの記号化表示第
４図（イ）、第４図（ロ）とを対比し゛ζ説明するに、
ＢＲＭのクロックｆはＤＤＡの演算クロックｆに、ＢＲ
Ｍのレート設定はＤＤＡの積分値設定に、またＢＲＭの
パルス列はＤＤＡのオーバーフローパルス列に置き換え
ることができる。また、第５図のマルチチャンネル基本
システム、第７図のマルチチャンネル高速化システムに
おいて、複数個のｎビットＢＲＭのレート設定に当たり
レート最大桁位置を基準としてＢＲＭのＭＳＢよりセッ
トする方法及びＢＲＭのクロックをＣＰＵの割込みＩＮ
Ｔに受付けその都度各ＢＲＭよりのパルス列をＩ１０ボ
ートより取入れＣＰ、Ｕ内部にて各チャンネルに現在位
置を積算し、割込み回数を設定して終点基準とすること
は、ＤＤＡに代えた場合、同じく複数個のｎピッ１−Ｄ
ＤＡの積分値設定に当たり積分値最大桁位置を基準とし
てＤＤＡのＭＳＢよりセットする方法及びＤＤＡの演算
クロックをＣＰＵの割込みＩＮＴにて受付は各チャンネ
ルのＤＤＡのオーバーフローパルス列をその都度Ｉ１０
ポートより取り入れＣＰＵ内部にて現在位置を積算し、
割込み回数を設定して終点基準とすることに、そのまま
置き換えることができる。また、第８図の円関数発生方
式においても外付けのｎピッｌ−ＸＢＲＭ及びｎビット
ＹＢ、ＲＭをそのままｎビットＸＤＤＡ及びｎビットＹ
ＤＤＡに置き換えることができる。
第１図はＢＲＭの原理を示す図、第２図はＢＲＭの記号
化表示図、第３図はＤＤＡの原理を示す図、第４図はＤ
ＤＡの記号化表示図、第５図は本発明の基本的実施例を
示すブロック図、第６図は基本的実施例のコンピュータ
内の処理手順を示す図、第７図は第５図のものを更に高
速化した例を示すブロック図、第８図は円関数発生シス
テムを示すブロック図である。 第６図 第７図
化表示図、第３図はＤＤＡの原理を示す図、第４図はＤ
ＤＡの記号化表示図、第５図は本発明の基本的実施例を
示すブロック図、第６図は基本的実施例のコンピュータ
内の処理手順を示す図、第７図は第５図のものを更に高
速化した例を示すブロック図、第８図は円関数発生シス
テムを示すブロック図である。 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １、パルス分配型多軸数値制御方式において、コンピュ
ータのインターフェースを通して外部に各軸位にパルス
分配用演算器であるＢＲＭ又はＤＤＡを付加し、ブロッ
ク信号に対応して各軸のレート又は被積分値を各ＢＲＭ
又はＤＤＡに設定し、同一の演算クロックにより上記演
算器を駆動して各軸のパルス列を発生させ、上記演算ク
ロックをコンピュータの割込みトリガとして、上記各軸
の発生パルス列をインターフェースのＩ１０ボートを介
してそれぞれコンピュータに取り入れ、各パルス列を各
チャンネル毎の現在位置レジスタに計数積算させ、この
割込め回数又は各軸位のフィードバックパルスの積算値
より各ブロック信号の終点位置を決めることを特徴とす
るコンピュータを用いた多軸モータ制御方式。 ２、割込み受付け１クロック期間内に計数積算された各
軸レジスタのうち特定の単数又は複数のレジスタの（Ａ
により予め６＋画プログラムされた他の単数又は複数の
対応する外付は演算器ＢＲＭ又はＤＤＡの設定値を更新
するようインターフェースを通じて上記演算器の設定部
に出力する特許請求の範囲第１項記載の多軸モータ制御
方式。 ３、 コンピュータに取り込まれた各軸パルス列を各軸
位に加算積算するカウンタ型レジスタの下位桁部をコン
ピュータ外部の各軸出力パワーユニソト部の各軸追従電
動機に結合する正余弦トランスジューサの１回転角に対
応して上記各軸低位計数部の出力をそれぞれ正余弦コー
ド変換して各軸位にインターフェースを通じて出力し、
正余弦電圧波に変換して上記各軸正余弦型トランスジュ
ー号の止金弦波とそれぞれ同期せしめ各軸重動機を運転
する特許請求の範囲第１項記載の多軸モータ制御方式。 ４、 コンピュータに取り込まれた各軸演算器の出カバ
ルスは並列的に各軸出力パワーユニソト部に入力され、
それぞれ各軸の追従電動機に結合された正余弦型トラン
スジューサの１回転角に対応して必要限度の桁数を持つ
針数部に導かれ、正余弦変換メモリを介してコード変換
された出力はＤＡを通じて正余弦電圧波となり、上記対
応正余弦トランスジューサの回転に同期して各軸重動機
を運転する特許請求の範囲第１項記載の多軸モータ制御
方式。 ５、各軸の電動機に結合する正余弦トランスジューサの
１回転角内表示を子（楕）目盛とし、本体の移動量をＷ
Ｌ（粗）目盛に表示し、コンピュータ内部のレジスタ部
もこれに対応して精粗画部分に分け、粗目盛部分の値を
出力して本体移動を示ず親（粗）目盛と対比し精目盛部
の脱調を監視する特許請求の範囲第４項記載の多軸モー
タ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4645583A JPS59172012A (ja) | 1983-03-18 | 1983-03-18 | コンピユ−タを用いた多軸モ−タ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4645583A JPS59172012A (ja) | 1983-03-18 | 1983-03-18 | コンピユ−タを用いた多軸モ−タ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172012A true JPS59172012A (ja) | 1984-09-28 |
Family
ID=12747632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4645583A Pending JPS59172012A (ja) | 1983-03-18 | 1983-03-18 | コンピユ−タを用いた多軸モ−タ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104110A (ja) * | 1986-10-22 | 1988-05-09 | Makino Milling Mach Co Ltd | 機械加工システム |
-
1983
- 1983-03-18 JP JP4645583A patent/JPS59172012A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104110A (ja) * | 1986-10-22 | 1988-05-09 | Makino Milling Mach Co Ltd | 機械加工システム |
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