JPS5917464B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は高レベルな機械語命令を効率良く処理するデー
タ処理装置に関する。

更に詳細には、本発明は高級言語ＰＬ／Ｉのステートメ
ントに相当するような機能の大きい命令を機械語命令と
し、この１つの機械語命令を複数処理段階に分けて、命
令列を並列実行する時に、主記憶からのデータの先取り
操作を正しく行なうデータ処理装置に関する。

１つの機械語命令の実行を複数処理段階に分けて実現す
る方式は高性能を要求される大型および超大型商用計算
機で従来から採用されている。

一方、１つの機械語命令で行なわれる機能が大きい通常
高級言語マシンと呼ばれる計算機を設計する場合には、
各機械語命令を複数の処理段階に分け、各処理を専用の
処理装置で実現することによつて高い性能を得ることが
できる。通常のデータ処理で用いられる高級言語ＰＬ／
ＩやＦＯＲＴＲＡＮを効率良く実現する機能を備えた計
算機の機械語命令は（１）添字づけによる配列表現等を
解決してオペランドアドレスを生成する、（２）オペラ
ンドを主記憶から取り込む、（３）命令で指定された処
理を行なう、３つの処理段階に分けて並列実行すること
によつて高い性能を得ることができる。

このような方式で実行を行なう時、先行する命令が命令
実行フェーズでの処理を終了して、結果を主記憶へ貯蔵
する前にそのデータを後続する命令で使用していて、オ
ペランドアドレス生成やオペランド取出しフェーズで使
用することを防止する必要がある。

従来では、このようなデータの先取りを防止するために
、オペランドアドレス生成過程で使用されるデータの主
記憶アドレスが先行命令実行によつてオペランドが貯蔵
される主記憶のアドレスと一致すると、先取りを中止し
、そのデータが主記憶に保存されるまで待つことによつ
て実現している。

しかしながら、（１）データが主記憶に貯蔵されるオペ
ランドを１つの命令内に複数個持つ複雑な機械語〔例え
ば、移送ステートメントＴｒａｎｓｆｅｒＡ（Ｘ）ＴＯ
Ｂ，Ｃ命令では２つのオペランドＢ（！：Ｃとにデデー
タが移送される〕を備え、（２）複数フエーズに分けて
実行することによつてデータの取出しがオペランドアド
レス生成とオペランド取出しとの２つのフエーズで起る
〔前記例では添字づけ解決のためオペランドアドレス生
成フエーズでデータＸ、オペランド取出しフエーズでデ
ータＡが主記憶から取り込まれる〕場合には、従来のよ
うに、データの主記憶アドレスだけで比較する方式を採
用していたのでは誤つてデータを先取りしてしまい、上
述の問題を正しく解決できない。

例えば、ＡＤＤＡＴＯＡＡなる命令ではオペランドとし
て３つの同じデータＡを１つの命令内に使用しており、
この命令の動作は実行前のオペランドＡの内容をａとす
ると、ステツプ１；オペランドＡの中味をオペランドＡ
へ加え込む（従つてオペランドＡは２ａになる）ステツ
プ２；オペランドＡの中味を更にオペランドＡへ加え込
む（その結果、オペランドＡは３ａになる）上記２つの
ステツプを実行することによつて達成される。

この命令を従来の先取り方式に従つて実施すると、（１
）第２と第３のオペランドＡは主記憶に貯蔵されるタイ
プであるために、オペランドアドレス生成フエーズで先
取り禁止項目として登録される。

その後、データ取出しフエーズで第１のオペランドＡに
相当するデータを取り込もうとする時、単にアドレスだ
けで検証すると、自分自身の命令の第２および第３のオ
ペランドＡと一致して、本来可能であるにもかかわらず
、取り込めなくなる。（２）上記命令に続く後続命令で
データＡを使用する時、単にアドレスだけで検証すると
、第２と第３のオペランドＡと一致してしまい、第３の
オペランドＡが主記憶に貯蔵されるまでオペランドＡの
取出しを禁止できなくなる等によつて、正しい先取り動
作を行なうことができない。本発明の目的は複雑なオペ
ランド構成を持つ機械語命令を備えた計算機のデータの
先取りを効果的に行なうデータ処理装置を提供すること
にある。

本発明の他の目的はオペランドやオペランドアドレス生
成時に使用されるデータの先取り可能性を検証するため
に単にアドレス情報だけでなく命令番号をも併用して行
なうことのできるデータ処理装置を提供することにある
。本発明の別の目的はオペランドやオペランドアドレス
生成時に使用されるデータの先取り可能性を検証するた
めに単にアドレス情報だけでなく命令内オペランド番号
をも併用して行なうことのできるデータ処理装置を提供
することにある。

すなわち、本発明は、１つの機械語命令を複数処理段階
に分け命令列を並列実行するデータ処理装置であり、命
令やオペランドを貯える主記憶と、オペランドアドレス
生成とオペランド取出し時に先取り動作によつて誤つた
データが使用されるのを防止する先取制御手段と、命令
のオペランドアドレスの生成とこの生成過程で前記主記
憶に保存するタイプのオペランドを処理する時に該オペ
ランドが属する命令番号と命令内オペランド番号と主記
憶アドレスとを前記先取制御手段へ登録し前記主記憶か
らデータを取り出す時には前記先取制御手段へ取出し可
能かどうかを検証するオペランドアドレス生成手段と、
命令番号とオペランド番号と主記憶アドレスとを用いて
取込み可能か否かを前記先取制御手段に尋門しながらオ
ペランドを前記主記憶から取り込むオペランド取出手段
と、命令で規定される演算処理を実行しかつオペランド
の演算結果とを前記主記憶へ保存する際に前記先取制御
手段を用いて検出され前記オペランドの取り出しを待つ
ている前記オペランドアドレス生成手段と前記オペラン
ド取出し手段とへ該オペランドの移送を実行する命令実
行手段とから構成されている。従つて、本発明を用いる
ことにより上述の従来方式では不可能だつた２つの例は
容易に解決される。

すなわち、上記第１の例はアドレス情報だけでなく命令
番号を用いて検証し、現在処理中のオペランドが属する
命令より先行する命令のオペランドだけを先取り中止頂
目の対象に限定することによつて上記第２および第３の
オペランドＡを除外することが可能になる。また、上記
第２の例ではアドレス情報だけでなく命令内オペランド
番号を用いて検証し、１つの命令内で物理的に後の位置
のオペランド（例えば、オペランド番号を左から順に１
，２，３・・・・・・とつけると、最大オペランド番号
を持つオペランド）を選択することにより上記第３のオ
ペランドＡを先取り中止項目と見做すことが可能になる
。次に図面を参照して本発明を詳細に説明する。

第１図は本発明の一実施例を示すプロツク図である。本
発明のデータ処理装置は、命令、オペランド及びオペラ
ンドアドレス生成時に用いられる添字データ等を貯える
主記憶１、添字データ等の取出しを行ないながらオペラ
ンドアドレスを作るオペランドアドレス生成手段２、オ
ペランドアドレスを用いてオペランドを主記憶から取り
込むオペランド取出し手段３および命令実行手段４及び
先取り動作による誤つたデータの使用を防止する先取制
御手段５から構成される。主記憶１は通常の、例えば、
ＩＣメモリで構成されている。

この主記憶１に対しては信号線１１を介してオペランド
アドレス生成手段２へ移送するための読出し動作および
信号線１２を介してオペランド取出し手段３へデータを
移送するための読出し動作と信号線１３を介して命令実
行手段４から実行結果を受け取りかつ書き込む動作とが
行なわれる。次に他の構成手段について詳細に説明する
が、機械語命令のアドレス生成、オペランド取出しおよ
び命令実行を行なうために必要な処理の説明は通常の計
算機と何ら変る所がないため省略し、主として先取り制
御に必要な処理を中心に述べる。

オペランドアドレス生成手段２は通常のマイクロプログ
ラム制御装置で、汎用レジスタ、加減算器および制御メ
モリ等と、本発明の先取り機能を実現するために必要な
命令番号カウンタと、オペランド番号カウンタとから構
成される。汎用レジス ５夕、加減算器および制御メモ
リは通常の計算機で使用される市販のＩＣで構成され、
又、命令番号カウンタおよびオペランド番号カウンタも
各々２ビツトおよび３ビツトの通常の二進カウンタで構
成される。命令番号カウンタは１つの機械語命令くの処
理が終了すると、増カウントされ、オペランド番号カウ
ンタは１つの命令処理ごとに、Ｏ状態にされかつ１つの
オペランドの処理を終了すると、増カウントされるよう
に、マイクロ命令で制御される。アドレス生成手段２は
機械語命令で決められた規則に従つて各オペランドのア
ドレスを生成し、その時点での該命令番号カウンタと該
オペランド番号カウンタ中の命令番号とオペランド番号
とを付加して構成されたオペランド記述子をオペランド
取出し手段３へ信号線２１を介して遂次渡す。

更に、データの先取りを正しく行なうために、以下の２
つの処理が通常のマイクロプログラム制御によつて行な
われる。（１）主記憶１へ貯蔵するタイプのオペランド
のアドレスを生成すると、前記命令番号カウンタ中の命
令番号とオペランド番号カウンタ中の命令内オペランド
番号と共に主記憶アドレスを信号線２２を介して先取制
御手段５へ登録する。

（２）オペランドアドレス生成時、添字データ等を主記
憶１から取り出す必要が生じた時には、該添字データの
主記憶アドレスを用いて信号線２３を介して先取制御手
段５へ先取り可能か否かを検証する。そして、先取制御
手段５からの応答信号２４に従つて先取り可能であれば
データの取出しを行ない、不可能であれば先取制御手段
５にアドレス生成手段２が前記添字データの取出しを待
つていることを示す状態をセツトした後、アドレス生成
処理を停止して待つ。オペランド取出し手段３は通常の
制御回路および制御メモリ等から成るマイクロプログラ
ム制御装置で構成され、信号線２１を介してオペランド
アドレス生成手段２から送られるオペランド記述子を用
いて、マイクロプログラム制御により実際のデータを主
記憶１から取り込む。データの取込みに際し、該オペラ
ンドの取込みが可能か否かを、処理中のオペランドに対
応するオペランド記述子中の命令番号と命令内オペラン
ド番号と主記憶アドレスとを用いて信号線３２を介して
先取制御手段５に尋門する。

尋門の結果、先取制御手段５からの信号線３３が該デー
タの取出しが可能であることを示していると取出し動作
を続行し、不可能であることを示していると先取制御手
段５の該当する語をオペランド取出し手段３が待つてい
ることを示す状態にセツトして取出し動作を中止して待
つ。命令実行手段４は通常のレジスタ、加減算器、シフ
ト器および制御メモリ等からなり、オペランド取出し手
段３から信号線３１を介して送られるデータを用いて、
機械語命令で規定される処理をマイクロプログラム制御
により実現する。

更に、命令の実行中に主記憶１に貯蔵するタイプのオペ
ランドの処理を終了すると、そのオペランドに対応する
オペランド記述子中の命令番号とオペランド番号と主記
憶アドレスとを用いて信号線４１を介して先取制御手段
５へ尋門する。そして、応答信号４２に従つてオペラン
ドアドレス生成手段２又は該オペランド取出し手段３が
そのオペランドの取り出しを待つていることを示す状態
の時には主記憶１へ書き込む前に、オペランドアドレス
生成手段２又はオペランド取出し手段３へ移送する。そ
の後、先取制御手段５における前記オペランドに関する
情報が無効にされる。命令実行手段４で行なわれる以上
の処理は通常のマイクロプログラム制御によつて行なわ
れる。以上、アドレス生成手段２、オペランド取出し手
段３および命令実行手段４について説明したが、これら
はいずれも通常のマイクロプログラム制御装置で容易に
構成できるので、詳細は省略する。

次に本発明の特徴である先取制御手段５の構成および動
作について詳細に説明する。第２図は先取制御手段５の
構成を示し、本実施例では１語３２ピツト、Ｏから順に
７まで番地づけられた容量８語の連想メモリ５１と該当
語アドレス作成回路５２とから構成されている。

連想メモリ５１中の１語は表１で示されるような部分フ
イールドから成り、市販の連想メモリを用いて容易に構
成することができる。

すでに、他の構成手段２から４との関係で簡単く説明を
行なつたが、先取制御手段５では以下の！つの場合に関
する制御を行なう。

１）アドレス発生手段２が連想メモリ５１中の１語へ登
録する時。

ビツトＯだけを選ぶマスク信号を用いて、ビツトＯが″
０″″のデータで照合し、８ビツトの照合結果信号５３
を用いて該当語アドレス作成回路５２からの８語中の登
録すべき語アドレスが生成される。

この時の語アドレスとしてはすべての語のビツトＯが″
Ｏ″であればＯ番地、″０″でない番地がある時にはそ
の中で最小の番地が選ばれる。そして、このアドレスに
対応する連想メモリ５１中の語へ“１”であるビツトＯ
、命令番号、オペランド番号および主記憶アドレスを書
き込む。

２）アドレス生成手段２がアドレス生成中に、添字デー
タ等を主記憶１からデータを取り出す必要が生じた時。

ビツトＯと８から３１を選択するマスク信号を用いて、
ビツトＯが″１”で取り出そうとするデータの主記憶ア
ドレスをデータとして照合し、一致するものがあれば照
合結果信号５３を用いて該当語アドレス作成回路５２か
ら８語中の該当する語アドレスが生成される。

この時の語アドレスは一致する語の中で、先行する命令
のオペランドでありかつ現在処理しているデータの命令
番号に最も近い命令番号を持つ語を、更に更一命令内に
複数個のオペランドがあればオペランド番号が最大であ
る語を選択することによつて決定される。そして、連想
メモリ５１中のこのアドレスに対応する語のビツト１を
″１′″にセツトすることによつてアドレス生成手段２
が待つていることを保存する。３）オペランド取出し手
段３が該主記憶１からデータを取り出す時。

ビツトＯと８から３１を選択するマスク信号を用いて、
ビツトＯが゜“１”、主記憶アドレスをデータとして照
合し、一致するものがあれば、照合結果信号５３を用い
て該当語アドレス作成回路５２から８語中の該当する語
アドレスが生成される。

この時の語アドレスは、命令番号によつて先行命令のオ
ペランドであるものを選び、現在処理しているデータの
命令番号に最も近い命令番号を持つ語を、更に同一命令
内に複数個のオペランドがあればオペランド番号が最大
である語を選択する。そして、このアドレスに対応する
連想メモリ中の語のビツト２を″１″にセツトすること
によつてオペランド取出し手段３が待つていることを保
存する。

（４）命令実行手段４が演算処理を終了して、データを
該主記憶１へ貯蔵する時。

ビツトＯと３から３１を選択するマスク信号を用いてビ
ツトＯが″１″′、主記憶１へ貯蔵するオペランドに対
応する命令番号、オペランド番号、主記憶アドレスをデ
ータとして照合し、照合結果信号５３を用いて該当語ア
ドレス作成回路５２から８語中の該当する語アドレスが
生成される。

次にこのアドレスに対応する連想メモリ中の語のビツト
１，２を読み出し、各ビツトが″１″であれば貯蔵しよ
うとしているデータをアドレス生成手段２、オペランド
取出し手段３へ送り、更にビツトＯを″０ラにすること
によつて該当語の登録を無効とする。

該当語アドレス作成回路５２は連想メモリ５１からの８
ビツトの一致又は不一致を示す信号５３を用いて、上記
４つの場合に応じて独立の４つの専用回路によつて実現
されるが、ここでは第１の場合の例に関して詳細に説明
する。

第３図は上記第１の場合に関するアドレス作成回路５２
の詳細な回路図を示し、通常の８個のインバータ６０か
ら６７、９個のＡＮＤゲート７０から７８、０Ｒゲート
８１及び８入力のエンコーダ８２から構成される。

信号線５３−０から５３−７は各々連想メモリ５１のＯ
番地から７番地の語の照合結果を示す信号である。

次にこの回路について詳細に説明する。

第３図において、例えば、１番地のビツトＯが″０″で
あることにより信号５３−１が″１″でかつＯ番地のビ
ツトＯが″１″ですでに登録済みであると、信号５３−
０が″０″であるからＡＮＤゲート７１だけが論理を満
たして信号７１−１を１にし、この結果、エンコーダ８
２は信号５４に二進値１を出力して、先取制御手段５の
連想メモリ５１の１番地が選択される。

２番地から７番地は第３図で示すように、同様な回路に
よつて検出される。

一方、Ｏ番地は１番地から７番地と同様に、ＡＮＤゲー
ト７０によつて信号５３−０が″１”で、信号５３−７
が“Ｏ′″である場合と、更にＡＮＤゲート７８を介し
て連想メモリ中のすべての語のビツトＯが″Ｏ″″であ
る場合に、信号７０−１によつてＯ番地が生成される。
以上は第１の場合の該当語アドレス作成回路５２につい
て示したが、他の場合についても実現される。

すなわち、この時、信号線５３と、連想メモリ５１中の
命令番号や命令内オペランド番号等の情報と、イ又構成
を容易にするために内蔵した他の制御情報とを用いて通
常の論理回路によつて容易に実現できるので、その詳細
な説明は省略する。以上は本発明の一実施例にすぎない
。

第１表で示す先取制御手段の連想メモリの１語は３２ビ
ツトで構成され、命令番号、オペランド番号がそれぞれ
２ビツト、３ビツトであるが、これらは他のビツト長で
あつても良い。

又、第２図で先取制御手段は連想メモリを用いて構成さ
れているが、通常のレジスタで作ることもできる。さら
に、本実施例では１つの命令は３つの処理段階に分けら
れて実行されているが、更に多くの段階に分割して行な
うこともできる。

【図面の簡単な説明】 第１図は本発明の一実施例のプロツク図、第２図は先取
制御手段の構成を示す図および第３図は該当する語アド
レスを生成する回路図を示す。

Claims (1)

【特許請求の範囲】
1. １ １つの機械語命令を複数処理段階に分け命令列を並
   列実行するデータ処理装置において、命令やオペランド
   を貯える主記憶と、オペランドアドレス生成とオペラン
   ド取出し時に先取り動作によつて誤つたデータが使用さ
   れるのを防止する先取制御手段と、命令のオペランドア
   ドレス生成とこの生成過程で前記主記憶に保存するタイ
   プのオペランドを処理した時に該オペランドが属する命
   令番号と命令内オペランド番号と主記憶アドレスとを前
   記先取制御手段へ登録し前記主記憶からデータを取り出
   す時には前記先取制御手段へ取出しが可能か否かを検証
   するオペランドアドレス生成手段と、命令番号とオペラ
   ンド番号と主記憶アドレスとを用いて取込み可能か否か
   を前記先取制御手段に尋門しながらオペランドを前記主
   記憶から取り込むオペランド取出し手段と、命令で規定
   される演算処理を実行しかつオペランドの演算結果を前
   記主記憶へ保存する際に前記先取制御手段を用いて検出
   され前記オペランドの取出しを待つている前記オペラン
   ドアドレス生成手段と前記オペランド取出し手段とへ該
   オペランドの移送を実行する命令実行手段とから構成さ
   れたことを特徴とするデータ処理装置。