JPS5917901B2

JPS5917901B2 - オ−バ−フロ−ケンシユツキオクカイロ

Info

Publication number: JPS5917901B2
Application number: JP50155589A
Authority: JP
Inventors: 和広志賀
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1975-12-24
Filing date: 1975-12-24
Publication date: 1984-04-24
Also published as: JPS5278460A

Description

【発明の詳細な説明】本発明は計数回路等のオーバーフローを検出して記憶す
るオーバーフロー検出記憶回路に関するものである。

ヲ計数回路のオーバーフローを検出するための回路に
要求される機能としては、（１）ゲート回路が開き、計
数動作を行なつてい牽期間に生じたオーバーフローを検
出し、次にゲート回路が開くまで記憶する。

”Ｏ（２）ゲート回路が開いている期間は、前回の計数
動作により生じたオーバーフローを記憶保持する。

の２点があげられる。

なお、検出１−、たオーバーフローを単に、表示する場
合は、上記（１）の機能を満５足する回路だけでよい
が、オーバーフロー信号を用いて計数結果の表示を消灯
させるような場合には、上記（１）の機能を満足する回
路だけでは、表示が点滅することとなり、上記（２）の
機能も満足する回路が必要となつてくる。０ここで、
上記（１）、（２）の機能を満足するためには、最低２
個のフリップフロップ回路と、信号の極性等を合せるた
めのインバータ回路とが必要であり、また通常、フリッ
プフロップ回路とインバータ回路（ゲート回路を含む）
とは同一のＩＣの中に組５み込まれていないため、他
に余剰のフリップフロップ・インバータ回路がない場合
には、最低２個のＩＣを必要としていた。

本発明は上述のような従来の問題点に鑑み成されたもの
で、以下本発明の一実施例を示す第１図０および第２
図の図面を参照しながら説明する。

まずは、第１図に示す回路の回路構成から説明する。図
において、１はゲート回路２の入力端子、３は前記ゲー
ト回路２を開閉するためのゲート制御信号を発生させる
ゲート制御信号発生回路、４は５計数回路で、前記ゲ
ート制御信号発生回路３の出力端子５は前記ゲート回路
２の制御端子に、また前記計数回路４の入力端子は前記
ゲート回路２の出力端子にそれぞれ接続している。６は
０Ｒ（論理和）ゲート回路で、この０Ｒゲート回路６の
入力端子７は抵抗８を介して前記ゲート制御信号発生回
路３の出力端子５に、入力端子９はコンデンサ１０を介
して前記計数回路４の最上位出力端子１１にそれぞれ接
続している。

前記０Ｒゲート回路６の入力端子７はコンデンサ１２を
介して接地され、また入力端子９は抵抗１３を介して電
源１４に接続されている。１５はダイオードで、このダ
イオード１５のカソードは前記０Ｒゲート回路の出力端
子に接続し、またアノードは抵抗１６を介して電源１４
に接続するとともに、コンデンサ１７を介して接地して
いる。

１８は前記コンデンサ１７の端子電圧をロジツクレベル
に変換するバツフアで、このバツフア１８の入力端子１
９は前記ダイオード１５のアノードに接続している。

２０は前記バツフア１８の出力端子である。

次に、上記構成に｝ける回路の動作を第２図ａ〜ＧＶｃ
示す波形図を参照しながら説明する。その前に、第１図
の回路に訃いて、ゲート制御信号発生回路３からは第２
図ａに示すような波形の信号が周期的に発生し、その信
号がアース電位、すなわち零電位となつている期間にゲ
ート回路２が開き、ゲート回路２の入力端子１から入つ
てきた被測定信号（クロツク入力）が計数回路４によつ
て計数される。また、計数回路４にオーバーフローが発
生した場合は、計数回路４の最上位出力端子１１に第２
図ｂに示すような波形の信号が出る。

この信号波形に卦いて、矢印Ａの位置が計数回路４がオ
ーバーフローした位置であり、この立下リエツジがゲー
ト時間内にある時に検出されればよいが、通常ゲート回
路２および計数回路４には、信号伝達に遅れが生じ、ゲ
ート回路２が閉じる直前に入つた信号によつてオーバー
フローした場合、そのオーバーフローパルス信号はゲー
ト制御信号が電源１４の電位、すなわち電圧となつた後
に、計数回路４の最上位出力端子１１より出て来る。こ
のため、ゲート制御信号を抵抗８，コンデンサ１２によ
る遅延回路で遅らせ、ゲート制御信号よりわずかに遅れ
て出てきたオーバーフローパルス信号を検出している。
遅延されたゲート制御信号を第２図ｃに示す。また、計
数回路４の最上位出力端子１１より出てきたオーバーフ
ローパルス信号の立下りエツジにだけオーバーフローの
情報があり、レベルは不要なため、コンデンサ１０卦よ
び抵抗１３により構成された微分回路によつて、第２図
ｄに示すようにオーバーフローパルス信号の立下りエツ
ジだけを取り出している。

そして、０Ｒゲート回路６の入力端子７には第２図ｃに
示すような信号波形が、入力端子９には第２図ｄに示す
ような信号波形がそれぞれ加えられ、出力端子からは第
２図ｅに示すような信号波形が取り出される。すなわち
、遅延されたゲート時間内にオーバーフローパルス信号
が入つた時は、０Ｒゲート回路６の出力は零となる。そ
れによつて今まで電源１４の電圧Ｖまで充電されていた
コンデンサ１７の電荷は第２図ｆに示すようにダイオー
ド１５を通つて０Ｒゲート回路６に放電される。ここで
、コンデンサ１０と抵抗１３により決まる時定数Ｒ，を
、コンデンサ１７と０Ｒゲート回路６の出力インピーダ
ンスにより決まる時定数Ｒ２に比べて大きく設定するこ
とにより、一回のオーバーフローでコンデンサ１７の電
荷はほとんど放電される。また、コンデンサ１７と抵抗
１６により決まる時定数Ｒ３を、ゲート制御信号の繰返
し周期すなわち、ゲート回路２が開いて閉じ、次に開く
までの時間より大きく設定することにより、オーバーフ
ロー情報は、次にゲート回路２が開くまで保持され、し
かもオーバーフローが発生しなくなると自動的に復帰す
る。なぜならば、オーバーフローが発生しない計数サイ
クルが続けば、ダイオード１５を通しての０Ｒゲート回
路６によるコンデンサ１７の電荷の放電が行われなくな
るため、コンデンサ１７は抵抗１６を通して充電され、
最後のオーバーフロー発生から時定数Ｒ３後には、バツ
フア１８の出力端子２０の信号は反転し、オーバーフロ
ーが発生していない状態に戻る。なお、抵抗８とコンデ
ンサ１２とにより構成された遅延回路の遅延時間Ｒ４は
、オーバーフロー信号（計数回路４が計数できる最大値
まですでに計数し、次のクロツク入力によつてオーバー
フローが発生する状態にある時にゲート回路２に入つて
来た入力信号で、この信号が入る事により計数回路４に
オーバーフローが発生する。）がゲート回路２を通過し
てから、オ一パーツローパルス信号が０Ｒゲート回路６
に到達するまでの時間Ｒ５より大きくなるように設定し
なくてはいけない。多数の回路素子（ゲート回路，フリ
ツプフロツプ回路等）で構成される計数回路４はクロツ
ク入力が入つてから出力端子の状態が変化するまでには
わずかではあるが時間がかかり（伝搬遅延時間Ｒ５），
オーバーフローを検出する０Ｒゲート回路６へのゲート
制御信号をこの伝搬遅延時間Ｒ５だけ遅らせる事により
、ゲート制御信号が０ＦＦする直前に入つたクロツク入
力により発生したオーバーフローに対しても０Ｒゲート
回路６で検出しうる。また、コンデンサ１７が電荷を放
電することにより、パンファ１８の出力端子２０からは
第２図ｇに示すように、電源１４の電圧Ｖが取り出され
る。な訃、このバツフア１８の入力抵抗は抵抗１６より
大きくしなくてはいけない。上記説明のように、ゲート
回路２が開いている時間内に計数回路４にオーバーフロ
ーが発生した場合、計数回路４の最上位出力端子１１か
ら、オーバーフローパルス信号が取り出され、そのオー
バーフローパルス信号をコンデンサ１０と抵抗１３とに
より構成された微分回路によつて微分することにより、
オーバーフロー情報の信号だけが取り出される０そして
、そのオーバーフロー情報の信号は、ゲート制御信号を
遅延させた信号を入力端子７に印加している０Ｒゲート
回路６のもう一方の入力端子９に印加される。

その時の信号は、上述したように第２図Ｃ，ｄに示す波
形の信号である。入力端子７，９に第２図Ｃ，ｄに示す
ような波形の信号が印加されることにより、今まで、電
源１４の電圧Ｖと同電位の信号が取り出されていた０Ｒ
ゲート回路６の出力端子は第２図ｅに示すように瞬間的
に零電位となり、それによつて今まで、電源１４と同電
位であつたコンデンサ１７が電荷をダイオード１５を介
して放電し、バツフア１８の出力端子２０からは第２図
ｇに示すように電源１４の電圧Ｖが取り出される。この
バツフア１８の出力端子２０から取り出された信号によ
り、計数回路４のオーバーフローの発生を知らせればよ
い。また、計数回路４にオーバーフローが発生している
間は、バツフア１８の出力端子２０から電圧信号が収り
出され、次にゲート回路２が開くまではその電圧信号が
取り出される。

すなわち、上述した機能（１），（２）を満足している
。第３図は本発明の他の実施例によるオーバーフロー検
出記憶回路の回路図であり、この回路は、第１図に示す
オーバーフロー検出記憶回路の０Ｒゲート回路６を通常
よく使用さ互ているＮＯＲゲート回路２１に置換した回
路で、第１図の回路と同じ動作をさせるために、トラン
ジスタ２２による反転回路を付加している。

抵抗２３は、トランジスタ２２のベースに過大な電流が
流れるのを防ぐものであり、また抵抗２４はコンデンサ
１７の放電電流が過大となるのを防ぐものである。なお
、２５，２６はＮＯＲゲート回路２１の入力端子である
。この回路では、第１図の回路の０Ｒゲート回路６から
コンデンサ１７への充電電流を阻止するダイオード１５
が省略されているが、トランジスタ２２がカツトオフさ
れることにより同じ機能を果している。

また、この回路では、コンデンサ１７の放電時定数Ｒ２
は、抵抗２４とコンデンサ１７とによつてほぼ決定され
る。上記実施例より明らかなように、本発明のオーバー
フロー検出記憶回路は、抵抗８とコンデンサ１２とによ
つて構成された遅延回路によつて遅延したゲート制御信
号と、オーバーフロー信号を抵抗１３とコンデンサ１０
とによつて構成された微分回路で微分した信号とを、０
Ｒゲート回路６又は、ＮＯＲゲート回路２１の入力端子
に印加し、その０Ｒゲート回路６又はＮＯＲゲート回路
２１の出力端子から取り出される論理和信号によつて、
電源１４より抵抗１６を通つて充電されているコンデン
サ１７の電荷を放電させることにより、オーバーフロー
の検出卦よび記憶を行つているものであるから高価なフ
リツプフロツプＩＣを使用しなくても、安価な抵抗，コ
ンデンサおよびゲートＩＣ等で構成した回路により同等
の機能を満すことができるという非常に優れたものであ
る。

また、上記実施例では、０Ｒゲート回路６、ＮＯＲゲー
ト回路２１の論理和信号によつて、コンデンサ１７の充
放電を制御しているが、ＡＮＤゲート回路、ＮＡＮＤゲ
ート回路の論理積信号によつて、コンデンサ１７の充放
電を制御してもよいＯ以上のように本発明によれば、計
数回路等のオ一バーフロ一を検出して記憶することがで
き、しかも安価に製作することができるという非常に実
用価値の大なるオーバーフロー検出記憶回路を提供する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるオーバーフロー検出記
憶回路の回路図、第２図ａ−ｇは同回路の主要部の波形
図、第３図は本発明の他の実施例によるオーバーフロー
検出記憶回路の回路図である０６・・・・・・０Ｒゲー
ト回路、８，１３・・・・・・抵抗、１０，１２，１７
・・・コンデンサ、１４・・・・・・電源、２１・・・
・・・ＮＯＲゲート回路。

Claims

【特許請求の範囲】

１ゲート制御信号発生回路と、ゲート回路と、計数回
路と、第一の入力端子を積分回路を通して前記ゲート信
号発生回路の出力端子に、第２の入力端子を微分回路を
通して前記計数回路の出力端子に接続したＯＲゲート回
路と、一端を接地し、他端を抵抗を介して電源に接続す
ると共にダイオードを介して前記ＯＲゲート回路の出力
端子に接続したコンデンサと、前記コンデンサの電圧を
ロジック・レベルに変換するバッファとを有し、前記ゲ
ート制御信号発生回路により一定周期で一定時間被測定
信号を前記ゲート回路を通過させると共に前記計数回路
で測定し、これに伴つて発生する前記計数回路の出力端
子からのオーバーフロー信号を前記ＯＲゲート回路によ
り検出し、前記コンデンサの電荷を前記オーバーフロー
信号のパルス巾以下の時定数で放電させ、かつ前記電源
に接続された抵抗により前記ゲート制御信号発生回路よ
り発生するゲート信号の周期より長い時定数で充電する
よう構成し、オーバーフローの発生を前記コンデンサに
て記憶・保持すると共にオーバーフローの発生が止めば
自動的に元の状態へ復帰するようにした事を特徴とする
オーバーフロー検出記憶回路。