JPS59186015A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS59186015A JPS59186015A JP58060812A JP6081283A JPS59186015A JP S59186015 A JPS59186015 A JP S59186015A JP 58060812 A JP58060812 A JP 58060812A JP 6081283 A JP6081283 A JP 6081283A JP S59186015 A JPS59186015 A JP S59186015A
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- JP
- Japan
- Prior art keywords
- address
- memory
- data
- gate
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メモリ装置に関する。
従来、ランダムアクセスメモリ（ＲＡＭ）の内容をクリ
アする場合は、アクセスしようとする几ＡＭに、クリア
すべき時間内に、ゼロデータを書き込むという方法が一
般的であった。第１図は、その例を示している。
アする場合は、アクセスしようとする几ＡＭに、クリア
すべき時間内に、ゼロデータを書き込むという方法が一
般的であった。第１図は、その例を示している。
第１図において、アクセスしようとする几ＡＭ１に、ク
リア時にゼロデータを書き込むための、データセレクタ
２１と制御、クロック２０によって制御され゛ているゼ
ロデータ書き込みのためのアドレスを制御クロック２０
に従って、順次アドレスを発生し、全アドレスを指定す
るアドレス発生回路２２と、リセット時にゼロデータ書
き込み指示を行なう書き込みコントロール回路２３を設
けて、几ＡＭＩ内の各アドレスに、リセット時にゼロデ
ータを書き込み、ＲＡＭをクリアしていた。
リア時にゼロデータを書き込むための、データセレクタ
２１と制御、クロック２０によって制御され゛ているゼ
ロデータ書き込みのためのアドレスを制御クロック２０
に従って、順次アドレスを発生し、全アドレスを指定す
るアドレス発生回路２２と、リセット時にゼロデータ書
き込み指示を行なう書き込みコントロール回路２３を設
けて、几ＡＭＩ内の各アドレスに、リセット時にゼロデ
ータを書き込み、ＲＡＭをクリアしていた。
こ、のため、次に挙げる欠点があった。
１）全アドレスをクリアしようとすれば、ＩＫｂｉｔの
几ＡＭの場合、１００μｓ程度の長時間を要する。
几ＡＭの場合、１００μｓ程度の長時間を要する。
２）ゼロデータを書き込む操作を行なうための電力の消
費がある。
費がある。
３）ゼロデータ曹き込みのための制御クロックを必要と
する。
する。
４）クロック系統が故障した場合、几ＡＭの内容がクリ
アできなくなる。
アできなくなる。
本発明の目的は、従来技術の問題点を解決するためにな
されたもので、実質上瞬時に几ＡＭの内容をゼロクリア
することのできるメモリ装置を提供することである。
されたもので、実質上瞬時に几ＡＭの内容をゼロクリア
することのできるメモリ装置を提供することである。
本発明は、従来の問題点を解決するために、実際にＲＡ
Ｍに書込まれたデータをクリアするのではなく、実質上
瞬時にゼロクリアしたのと同等の一夕をＲＡＭに書込む
際に、そのデータを書込んだアドレスをアドレスメモリ
に記憶させておき、読出した際してメモリの内容がクリ
アされているとしたいときは、読出しアドレスがアドレ
スメモリに登録されているかどうかをチェックし、登録
されている場合には読出しアドレスをメモリ本体に供給
させないようにする。あるいは、読出しアドレスがアド
レスメモリに登録されている場合には、そのアドレスの
データ（メモリ本体に記憶されている）を外部に出力さ
せないように制御する。
Ｍに書込まれたデータをクリアするのではなく、実質上
瞬時にゼロクリアしたのと同等の一夕をＲＡＭに書込む
際に、そのデータを書込んだアドレスをアドレスメモリ
に記憶させておき、読出した際してメモリの内容がクリ
アされているとしたいときは、読出しアドレスがアドレ
スメモリに登録されているかどうかをチェックし、登録
されている場合には読出しアドレスをメモリ本体に供給
させないようにする。あるいは、読出しアドレスがアド
レスメモリに登録されている場合には、そのアドレスの
データ（メモリ本体に記憶されている）を外部に出力さ
せないように制御する。
以下、本発明を具体的実施例に基づいて詳細に説明する
。
。
第２図は、本発明の一実施例を示す。この図において、
１は、データを書込んだシ、するいは書込まれたデータ
を読出したりするために、データを記憶するメモリ本体
（几ＡＭ）である。１３は、書込みおるいは読出しくＷ
／Ｒ）を制御する（区別する）ためのＷ／Ｒラインであ
る。１２はチップセレクトラインで、このラインの信号
が１′となったとき、このＲＡＭ１のアクセス（すなわ
ち書込みあるいは読出し）を可能にする。５はデータラ
インであり、書込むべきデータあるいは読出されたデー
タがそのライン上に出力される。４はアドレスラインで
あり、アクセスすべきＲＡＭＩのアドレスを規定するた
めのアドレス信号がそのライン上に出力される。２はア
ドレスメモリであり、アドレスライン４と接続されてい
る。したがって、アドレスメモリ２は、アンドゲート１
４が１”の状態で、アドレスライン４に出力されたアド
レス信号（アドレスデータ）を記憶する。３はセレクタ
であり、アドレスメモリ２の内容をアドレスライン４上
のアドレス信号を入力するとともに、アンドゲート１４
の出力を入力し、出力ゲート制御ライン１６にゲート制
御信号を出力する。
１は、データを書込んだシ、するいは書込まれたデータ
を読出したりするために、データを記憶するメモリ本体
（几ＡＭ）である。１３は、書込みおるいは読出しくＷ
／Ｒ）を制御する（区別する）ためのＷ／Ｒラインであ
る。１２はチップセレクトラインで、このラインの信号
が１′となったとき、このＲＡＭ１のアクセス（すなわ
ち書込みあるいは読出し）を可能にする。５はデータラ
インであり、書込むべきデータあるいは読出されたデー
タがそのライン上に出力される。４はアドレスラインで
あり、アクセスすべきＲＡＭＩのアドレスを規定するた
めのアドレス信号がそのライン上に出力される。２はア
ドレスメモリであり、アドレスライン４と接続されてい
る。したがって、アドレスメモリ２は、アンドゲート１
４が１”の状態で、アドレスライン４に出力されたアド
レス信号（アドレスデータ）を記憶する。３はセレクタ
であり、アドレスメモリ２の内容をアドレスライン４上
のアドレス信号を入力するとともに、アンドゲート１４
の出力を入力し、出力ゲート制御ライン１６にゲート制
御信号を出力する。
１５は出力制御ゲートであり、信号ライン１７上に出力
されたデータを通過させるか、阻止するかを規定するゲ
ート制御信号によって制御される。
されたデータを通過させるか、阻止するかを規定するゲ
ート制御信号によって制御される。
次に、この第２図に示す装置の動作を説明する。
まず、書込み動作は、次のように行なわれる。すなわち
、几ＡＭＩへのデータ書込み指令がＷ／Ｒライン１３上
に出力され、またチップセレクトライン１２上に動作指
令じ１”）が出力された場合、これらのアンド出力を行
なうアンドゲート１４の出力が”１”となる。ただし、
Ｗ（’ｌ込み）の場合は“１”であり、読出しの場合は
“０”であるとする。アンドゲート１４の出力（この場
合６１”）は、アドレスメモリ制御ライン９を介してア
ドレスメモリ２に送られる。アドレスメモリ２は、アド
レスライン４上に出力されているアドレス信号が示すア
ドレス（ＲＡＭＩのアドレスに対応してている。）に“
１”を書込む。すなわち、そのアドレスを”１”状態に
する。“１”のデータは、ライン８から供給される。ま
た、書込むためのデータは、データライン５を介して几
ＡＭＩに供給され、アドレスライン４上に出力されてい
るアドレス信号に対応するアドレスに書込まれる。この
とき、セレクタ３は、アドレス制御ライン９が１１″状
態となっているので、ゲート制御信号を出力せず、制御
ゲート１５はゲートを閉じた状態となっている。このよ
うに、データの書込みが行なわれるとき、このデータの
書込みが行なわれ九Ｒ，ＡＭＩ内のアドレスは、アドレ
スメモリ内の該当するアドレスが“１”状態となってい
ることによって認識される。
、几ＡＭＩへのデータ書込み指令がＷ／Ｒライン１３上
に出力され、またチップセレクトライン１２上に動作指
令じ１”）が出力された場合、これらのアンド出力を行
なうアンドゲート１４の出力が”１”となる。ただし、
Ｗ（’ｌ込み）の場合は“１”であり、読出しの場合は
“０”であるとする。アンドゲート１４の出力（この場
合６１”）は、アドレスメモリ制御ライン９を介してア
ドレスメモリ２に送られる。アドレスメモリ２は、アド
レスライン４上に出力されているアドレス信号が示すア
ドレス（ＲＡＭＩのアドレスに対応してている。）に“
１”を書込む。すなわち、そのアドレスを”１”状態に
する。“１”のデータは、ライン８から供給される。ま
た、書込むためのデータは、データライン５を介して几
ＡＭＩに供給され、アドレスライン４上に出力されてい
るアドレス信号に対応するアドレスに書込まれる。この
とき、セレクタ３は、アドレス制御ライン９が１１″状
態となっているので、ゲート制御信号を出力せず、制御
ゲート１５はゲートを閉じた状態となっている。このよ
うに、データの書込みが行なわれるとき、このデータの
書込みが行なわれ九Ｒ，ＡＭＩ内のアドレスは、アドレ
スメモリ内の該当するアドレスが“１”状態となってい
ることによって認識される。
続いて、几ＡＭＩからデータを読出す動作を説明する。
このときは、Ｗ／Ｒ，ライン１３は０”状態となり、チ
ップセレクトライン１２は”１″状態となる。したがっ
てアンドゲート１４は、′″０“をライン９に出力する
。ＲＡＭ１は、ライン１２の状態（“１”）を入力し、
動作態側となる。
ップセレクトライン１２は”１″状態となる。したがっ
てアンドゲート１４は、′″０“をライン９に出力する
。ＲＡＭ１は、ライン１２の状態（“１”）を入力し、
動作態側となる。
この状態で、アドレスライン４にアドレス信号が出力さ
れると、その信号に該当するＲＡＭＩ内のアドレスが付
勢され、データライン１７にデータを出力する。このと
き、アドレスメモリ２は、アンドゲート１４の出力が”
ＯＮであるので、動作せず、状態を保持したま＼となっ
ている。セレクタ３は、ライン４上のアドレス信号を入
力し、アドレスメモリ内の対応アドレスの状態“１”。
れると、その信号に該当するＲＡＭＩ内のアドレスが付
勢され、データライン１７にデータを出力する。このと
き、アドレスメモリ２は、アンドゲート１４の出力が”
ＯＮであるので、動作せず、状態を保持したま＼となっ
ている。セレクタ３は、ライン４上のアドレス信号を入
力し、アドレスメモリ内の対応アドレスの状態“１”。
“０”をゲート制御信号として出力する。メモリにデー
タが記憶されているアドレスは１′となっているので、
ゲート１５はライン１７上のデータをライン５上に出力
する。
タが記憶されているアドレスは１′となっているので、
ゲート１５はライン１７上のデータをライン５上に出力
する。
さて、アドレスメモリ２には、クリアを指令するグラン
ド信号（ＧＲ倍信号６が入力されるようになっており、
この信号を入力したときアドレスメモリはすべてクリア
された状態となる。つまυ、アドレスメモリ内のデータ
がすべてゼロとなる。
ド信号（ＧＲ倍信号６が入力されるようになっており、
この信号を入力したときアドレスメモリはすべてクリア
された状態となる。つまυ、アドレスメモリ内のデータ
がすべてゼロとなる。
したがって、Ｇ几信号６を与えれば、データ読出しの際
、セレクタ３は常に１０“（なぜなら、アドレスメモリ
２内の各アドレスのデータが１００にクリアされている
。）−となり、制御ゲート１５はゲートを閉じた状態と
なる。これによって、アドレスライン４上にアドレス信
号を出力しても、几ＡＭ１内のそのアドレスのデータは
データライン５上に出力されることはなくなる。つまり
、この場合常にゼロデータがライ１５に出力されている
ことと同等となる。
、セレクタ３は常に１０“（なぜなら、アドレスメモリ
２内の各アドレスのデータが１００にクリアされている
。）−となり、制御ゲート１５はゲートを閉じた状態と
なる。これによって、アドレスライン４上にアドレス信
号を出力しても、几ＡＭ１内のそのアドレスのデータは
データライン５上に出力されることはなくなる。つまり
、この場合常にゼロデータがライ１５に出力されている
ことと同等となる。
この実施例によれは、アドレスメモリへのＧＫ信号入力
で几ＡＭＩ内のデータを消去することなく、データライ
ン５上に現われるデータはゼロ（０００・・・０）とな
る。
で几ＡＭＩ内のデータを消去することなく、データライ
ン５上に現われるデータはゼロ（０００・・・０）とな
る。
次に、本発明の他の実施例について説明する。
第３図は本発明の他の実施例である。
第３図において、第２図と同じ番号の機器は同様の機器
を示す。第３図において、１５はチップセレクトコント
ロールゲートである。この例は、第２図の場合がデータ
自体のデータライン５上への出力を阻止したのに対し、
必要に応じてチップセレクト信号自体を几ＡＭＩに供給
させないように制御するものである。言いかえれば、第
２図の場合、出力側を阻止したのに対し、第３図の場合
、入力側を阻止した点で異なる。
を示す。第３図において、１５はチップセレクトコント
ロールゲートである。この例は、第２図の場合がデータ
自体のデータライン５上への出力を阻止したのに対し、
必要に応じてチップセレクト信号自体を几ＡＭＩに供給
させないように制御するものである。言いかえれば、第
２図の場合、出力側を阻止したのに対し、第３図の場合
、入力側を阻止した点で異なる。
第３図において、セレクタ出力１６は、読出しのときだ
け判定出力する。この制御は、アンドゲート１４の出力
によって行なわれる。
け判定出力する。この制御は、アンドゲート１４の出力
によって行なわれる。
この実施例では、第２図の場合よシも簡単な構成となり
、実用的である。
、実用的である。
なお、本発明は、上述の実施例に限定されるものではな
く、本発明の思想の範囲内のものを含む。
く、本発明の思想の範囲内のものを含む。
以上説明したように本発明によれば、実際にデータをク
リアしなくてもクリアしたと同等の出力を実現できるの
で、実質上瞬時にＲＡＭの内容をゼロクリアすることが
できる。
リアしなくてもクリアしたと同等の出力を実現できるの
で、実質上瞬時にＲＡＭの内容をゼロクリアすることが
できる。
第１図は従来のメモリ装置を示す図、第２図と第３図は
本発明の一実施例を示す図である。 １・・・メモリ本体、２・・・アドレスメモリ、３・・
・セレ第 １ 目 ２１ 丞２ 目
本発明の一実施例を示す図である。 １・・・メモリ本体、２・・・アドレスメモリ、３・・
・セレ第 １ 目 ２１ 丞２ 目
Claims (1)
- 【特許請求の範囲】 １、指定されたアドレスにて、データの書き込み、読み
出しを実行するメモリ本体と、書き込みが行なわれたア
ドレスを登録するアドレスメモリと、読み出しに際し、
読み出しアドレスが、前記アドレスメモリに登録されて
いるかどうかチェックし、登録されている場合にゲート
開信号を出力し、登録されていない場合にゲート閉信号
を出力する選択回路と、前記ゲート開閉信号を入力し、
ゲート開信号のとき、前記読み出しアドレスを、前記メ
モリ本体へ供給し、ゲート閉信号のときには、前記読み
出しアドレスの前記メモリ本体への供給を阻止するゲー
トとを設けたことを特徴とするメモリ装置。 ２、特許請求の範囲第１項記載のメモリ装置において、
アドレスメモリ出力であるゲート開閉信号を用いて、メ
モリ本体のデータ出力部に設けたゲートを開閉すること
によりメモリ出力を制御することを特徴とするメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060812A JPS59186015A (ja) | 1983-04-08 | 1983-04-08 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060812A JPS59186015A (ja) | 1983-04-08 | 1983-04-08 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186015A true JPS59186015A (ja) | 1984-10-22 |
Family
ID=13153128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58060812A Pending JPS59186015A (ja) | 1983-04-08 | 1983-04-08 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186015A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173166A (ja) * | 1987-12-28 | 1989-07-07 | Hitachi Ltd | 演算処理方式 |
| US5719808A (en) * | 1989-04-13 | 1998-02-17 | Sandisk Corporation | Flash EEPROM system |
| US6462992B2 (en) | 1989-04-13 | 2002-10-08 | Sandisk Corporation | Flash EEprom system |
-
1983
- 1983-04-08 JP JP58060812A patent/JPS59186015A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173166A (ja) * | 1987-12-28 | 1989-07-07 | Hitachi Ltd | 演算処理方式 |
| US5719808A (en) * | 1989-04-13 | 1998-02-17 | Sandisk Corporation | Flash EEPROM system |
| US5999446A (en) * | 1989-04-13 | 1999-12-07 | Sandisk Corporation | Multi-state flash EEprom system with selective multi-sector erase |
| US6462992B2 (en) | 1989-04-13 | 2002-10-08 | Sandisk Corporation | Flash EEprom system |
| US7460399B1 (en) | 1989-04-13 | 2008-12-02 | Sandisk Corporation | Flash EEprom system |
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