JPS59186191A - 半導体記憶装置のセンスアンプ回路 - Google Patents
半導体記憶装置のセンスアンプ回路Info
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- JPS59186191A JPS59186191A JP58061691A JP6169183A JPS59186191A JP S59186191 A JPS59186191 A JP S59186191A JP 58061691 A JP58061691 A JP 58061691A JP 6169183 A JP6169183 A JP 6169183A JP S59186191 A JPS59186191 A JP S59186191A
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- JP
- Japan
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- transistor
- channel
- drain electrode
- electrode
- sense amplifier
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置（以下メモリと称す）のデータ
線に読み出された読み出し出力を検出するためのセンス
アンプ回路に関するものである。
線に読み出された読み出し出力を検出するためのセンス
アンプ回路に関するものである。
従来のフリップフロップ構成によるセンスアンプ回路例
を第１図に示している。Ｑｘ＝ＱｔはＮチャネル型ＭＯ
Ｓ）ランジスタ、Ｑｓ−ＱｔはＮチャネル型ＭＯＳ）ラ
ンジスタで７リツプフロツプ構成であり、トランジスタ
Ｑｓ−Ｑ４ のソース電極は共通接続され、Ｎチャネル
型ＭＯＳトランジスタＱ、を介してＶＳＳ に接続さ
れており、Ｑ６９Ｑ７はＰチャネル糖負荷ＭＯ８）ラン
ジスタ、ＱＢ ＊ Ｑｏ ｔ ＱｌｏはＰチャネル
型ＭＯＳトランジスタで、プリチャージのために用意さ
れている。Ｌ□はデータ線、Ｌ２はこのＬｌとは補元関
係にあるデータ線、Ｌｓ ＊ Ｌ４ ＃ Ｌ！はタ
イミング信号線、Ｌ、はセンス出力線、Ｌ、はこのＬ６
とは補元関係にあるセンス出力線である。
を第１図に示している。Ｑｘ＝ＱｔはＮチャネル型ＭＯ
Ｓ）ランジスタ、Ｑｓ−ＱｔはＮチャネル型ＭＯＳ）ラ
ンジスタで７リツプフロツプ構成であり、トランジスタ
Ｑｓ−Ｑ４ のソース電極は共通接続され、Ｎチャネル
型ＭＯＳトランジスタＱ、を介してＶＳＳ に接続さ
れており、Ｑ６９Ｑ７はＰチャネル糖負荷ＭＯ８）ラン
ジスタ、ＱＢ ＊ Ｑｏ ｔ ＱｌｏはＰチャネル
型ＭＯＳトランジスタで、プリチャージのために用意さ
れている。Ｌ□はデータ線、Ｌ２はこのＬｌとは補元関
係にあるデータ線、Ｌｓ ＊ Ｌ４ ＃ Ｌ！はタ
イミング信号線、Ｌ、はセンス出力線、Ｌ、はこのＬ６
とは補元関係にあるセンス出力線である。
従来の回路の動作を説明する。データ線り、。
Ｌ２に情報が出力されていない状態において、タイミン
グ信号線Ｌ３ 、Ｌ４をロー電圧とし、トランジスタＱ
ｘ＊ＱｚｓＱａをオフ状態にさせタイミング信号線Ｌ５
をロー電圧とし、トランジスタＱａ ＋ Ｑｓ ｅ
Ｑｌｏをオン状態にさせることによりり、、Ｌ、がプ
リチャージされる。プリチャージが終了された状態で、
データ線に情報が出力された状態のとき、タイミング信
号線Ｌ１１をハイ電圧にし、トランジスタＱｓ ｅ
Ｑｅ ｅ Ｑｌｏをオフ状態にさせて、タイミング信
号線り、をハイ電圧にし、トランジスタＱ１＄Ｑ２をオ
ン状態にする。これによりデータ線の情報をセンスアン
プ回路にぢ［き入れた状態にし、タイミング信号線Ｌ４
をハイ電圧にし、トランジスタＱ、をオン状態にさせる
。このときセンスアンプ回路はオン状態となり情報の増
幅を行なう。
グ信号線Ｌ３ 、Ｌ４をロー電圧とし、トランジスタＱ
ｘ＊ＱｚｓＱａをオフ状態にさせタイミング信号線Ｌ５
をロー電圧とし、トランジスタＱａ ＋ Ｑｓ ｅ
Ｑｌｏをオン状態にさせることによりり、、Ｌ、がプ
リチャージされる。プリチャージが終了された状態で、
データ線に情報が出力された状態のとき、タイミング信
号線Ｌ１１をハイ電圧にし、トランジスタＱｓ ｅ
Ｑｅ ｅ Ｑｌｏをオフ状態にさせて、タイミング信
号線り、をハイ電圧にし、トランジスタＱ１＄Ｑ２をオ
ン状態にする。これによりデータ線の情報をセンスアン
プ回路にぢ［き入れた状態にし、タイミング信号線Ｌ４
をハイ電圧にし、トランジスタＱ、をオン状態にさせる
。このときセンスアンプ回路はオン状態となり情報の増
幅を行なう。
上記のような従来の回路においては、センスアンプ回“
路のプリチャージを行なうために、３個のＰチャネル型
ＭＯ８）ランジスタを用いており、センスアンプ回路部
においてこのプリチャージ回路がパターン上で多くの面
積を占有するという欠点があった。
路のプリチャージを行なうために、３個のＰチャネル型
ＭＯ８）ランジスタを用いており、センスアンプ回路部
においてこのプリチャージ回路がパターン上で多くの面
積を占有するという欠点があった。
本発明は上記実情を鑑み、この問題を解決すべくなされ
たものでその目的は、センスアンプ回路におけるプリチ
ャージに用するトランジスタの数を減らすことにある。
たものでその目的は、センスアンプ回路におけるプリチ
ャージに用するトランジスタの数を減らすことにある。
以下図面を参照して本発明の詳細な説明する。第２図は
本発明の実施例であり、Ｌ１２はデータ線、Ｌ１２はこ
のり、／ とは補元関係にあるデータ線で、Ｎチャネル
型ＭＯＳ）ランジスタＱ、／ 、 Ｑ、、／を介してセ
ンスアンプ回路に接続されており、トランジスタ％’＊
ＱＲ’のゲート電極はタイミング信号線Ｔ−３′に共通
接続されている。データ差動入力を検出するためにＮチ
ャネル型ＭＯＳ）ランジスタＱ、’ ｒ Ｑ４’とで
フリップフロップを構成している。トランジスタＱｓ’
のドレイン電極はトランジスタＱ４’のゲート電極に接
続され、Ｑ４′のドレイン電極はトランジスタＱｓ’の
ゲート電極に接続さし、Ｑ３′、Ｑ１′のソース電極は
共通接続されている。この共通線はＮチャネル型ＭＯＳ
）ランジスタＱ、′のドレイン電極に接続され、トラン
ジスタＱ 、／のソース電極はｙｓｓ に接続されて
いる。トランジスタＱ、′のゲート電極にはタイミング
信号Ｍｂ＋’が接続されている。トランジスタＱｓ’
ｇＱ４’のドレイン電極はＰチャネル糖負荷ＭＯ８）ラ
ンεラスタＱａ’ ＋ Ｑ７’のドレイン電極に接続
されており、トランジスタＱ６’ ｐ ＱＸのソース
電極は供給電源’ＶＤＤ に接続されている。Ｐチャ
ネル型ＭＯＳトランジスタＱ１１のソースまたはドレイ
ン電極をトランジスタＱ、′のゲート電極にさせ、トラ
ンジスタＱｌｌのソースまたはドレイン電極をトランジ
スタＱ７／のゲート電極に接続されている。トランジス
タＱｌｌのゲート電極はタイミング信号線り、／に接続
されている。Ｌ 、／はセンス出力線、Ｌ、／はこのＬ
１２とは補元関係にあるセンス出力線である。
本発明の実施例であり、Ｌ１２はデータ線、Ｌ１２はこ
のり、／ とは補元関係にあるデータ線で、Ｎチャネル
型ＭＯＳ）ランジスタＱ、／ 、 Ｑ、、／を介してセ
ンスアンプ回路に接続されており、トランジスタ％’＊
ＱＲ’のゲート電極はタイミング信号線Ｔ−３′に共通
接続されている。データ差動入力を検出するためにＮチ
ャネル型ＭＯＳ）ランジスタＱ、’ ｒ Ｑ４’とで
フリップフロップを構成している。トランジスタＱｓ’
のドレイン電極はトランジスタＱ４’のゲート電極に接
続され、Ｑ４′のドレイン電極はトランジスタＱｓ’の
ゲート電極に接続さし、Ｑ３′、Ｑ１′のソース電極は
共通接続されている。この共通線はＮチャネル型ＭＯＳ
）ランジスタＱ、′のドレイン電極に接続され、トラン
ジスタＱ 、／のソース電極はｙｓｓ に接続されて
いる。トランジスタＱ、′のゲート電極にはタイミング
信号Ｍｂ＋’が接続されている。トランジスタＱｓ’
ｇＱ４’のドレイン電極はＰチャネル糖負荷ＭＯ８）ラ
ンεラスタＱａ’ ＋ Ｑ７’のドレイン電極に接続
されており、トランジスタＱ６’ ｐ ＱＸのソース
電極は供給電源’ＶＤＤ に接続されている。Ｐチャ
ネル型ＭＯＳトランジスタＱ１１のソースまたはドレイ
ン電極をトランジスタＱ、′のゲート電極にさせ、トラ
ンジスタＱｌｌのソースまたはドレイン電極をトランジ
スタＱ７／のゲート電極に接続されている。トランジス
タＱｌｌのゲート電極はタイミング信号線り、／に接続
されている。Ｌ 、／はセンス出力線、Ｌ、／はこのＬ
１２とは補元関係にあるセンス出力線である。
本発明の実施例の動作を説明する。データ線Ｌ１’
９ Ｌ２’に情報が出力されていない状態において、タ
イミング信号線Ｌ８’ ＊ Ｌ４’をロー電圧とし、
トランジスタＱ１’ ｒ Ｑｔ’ ＋ Ｑ５’をオ
フ状態にさせ、タイミング信号ｍＬａ’ をロー電圧と
し、トランジスタＱｌｌをオン状態にさせる。このとぎ
トランジスタＱ６’ 、 Ｑフ′は導通状態となり、
Ｌ６’ ｓ Ｌ７’は電源電圧ＶＤＤ からトランジ
スタ％’ ｔ Ｑ、７ のしきい値電圧仕丁がった電
位にチャージされる。
９ Ｌ２’に情報が出力されていない状態において、タ
イミング信号線Ｌ８’ ＊ Ｌ４’をロー電圧とし、
トランジスタＱ１’ ｒ Ｑｔ’ ＋ Ｑ５’をオ
フ状態にさせ、タイミング信号ｍＬａ’ をロー電圧と
し、トランジスタＱｌｌをオン状態にさせる。このとぎ
トランジスタＱ６’ 、 Ｑフ′は導通状態となり、
Ｌ６’ ｓ Ｌ７’は電源電圧ＶＤＤ からトランジ
スタ％’ ｔ Ｑ、７ のしきい値電圧仕丁がった電
位にチャージされる。
すなわち、トランジスタＱ１＋をオン状態にすることに
より、Ｌ６’ ｌ Ｌ７’をプリチャージすることが
できる。Ｌ６’ ＊ ”７’がプリチャージされた状態
で、データ線に情報が出力されているとき、タイミング
信号線Ｌ５′ をハイ電圧とし、トランジスタＱｔ＋を
オフ状態にさせる。次にタイミング信号線り、／をハイ
電圧とし、トランジスタＱｌ’ ｅ Ｑ２’ をオン
状態にさせる。これによりデータ線の情報をセンスアン
プ回路に引き入れた状態にさせ、タイミング信号線Ｌ４
／ をハイ電圧とし、トランジスタＱ 、／をオン状態
にさせる。このときセンスアンプ回路はオン状態となり
情報の増幅を行なう。
より、Ｌ６’ ｌ Ｌ７’をプリチャージすることが
できる。Ｌ６’ ＊ ”７’がプリチャージされた状態
で、データ線に情報が出力されているとき、タイミング
信号線Ｌ５′ をハイ電圧とし、トランジスタＱｔ＋を
オフ状態にさせる。次にタイミング信号線り、／をハイ
電圧とし、トランジスタＱｌ’ ｅ Ｑ２’ をオン
状態にさせる。これによりデータ線の情報をセンスアン
プ回路に引き入れた状態にさせ、タイミング信号線Ｌ４
／ をハイ電圧とし、トランジスタＱ 、／をオン状態
にさせる。このときセンスアンプ回路はオン状態となり
情報の増幅を行なう。
前述より明らかなように、本発明による回路は、電源電
圧に接続されたＰチャネル型負荷ＭＯＳトランジスタの
みを用いてセンスアンプ回路をプリチャージすることが
できる。
圧に接続されたＰチャネル型負荷ＭＯＳトランジスタの
みを用いてセンスアンプ回路をプリチャージすることが
できる。
以上説明した如く本発明によれば、従来のこの種のセン
スアンプ回路に比べて、プリチャージに要する素子数を
減らすことができる利点がある。
スアンプ回路に比べて、プリチャージに要する素子数を
減らすことができる利点がある。
第１図は従来のセンスアンプ回路の一例を示す回路図、
第２図は本発明の実施例を示す回路図である。 Ｌ１＊Ｌ２ｐＬ□／ 、 Ｌ、／ ・・・・・・デー
タ線Ｌ３ ９ Ｌ４ １ ＬＲ＋ ”！’ ＊ Ｌ４
’ ９ Ｌ５’・・・・・・タイミング信号線 ＬＲ＋ ”Ｉ ９ Ｌ６’ ｔ ＩＩ７’・・・・
・・センス出力線Ｑｅ ｓ Ｑｙ ｐ Ｑｓ
＋ Ｑｏ ｅＱｔｏｗＱ６ ＃Ｑ７ １Ｑｌ！
・・・・・・Ｐチャネル型ＭＯ８）ランジスタＱｓ
９Ｑ２ ＋Ｑｓ ｅＱ４ ９Ｑ５ ｙＱ＋ ＋
Ｑｖ’ ＋Ｑ３’ ＋ Ｑ４’ ｅ Ｑ６’・・
・・・・Ｎチャネル型ＭＯ８）ランジスタ。 第１図
第２図は本発明の実施例を示す回路図である。 Ｌ１＊Ｌ２ｐＬ□／ 、 Ｌ、／ ・・・・・・デー
タ線Ｌ３ ９ Ｌ４ １ ＬＲ＋ ”！’ ＊ Ｌ４
’ ９ Ｌ５’・・・・・・タイミング信号線 ＬＲ＋ ”Ｉ ９ Ｌ６’ ｔ ＩＩ７’・・・・
・・センス出力線Ｑｅ ｓ Ｑｙ ｐ Ｑｓ
＋ Ｑｏ ｅＱｔｏｗＱ６ ＃Ｑ７ １Ｑｌ！
・・・・・・Ｐチャネル型ＭＯ８）ランジスタＱｓ
９Ｑ２ ＋Ｑｓ ｅＱ４ ９Ｑ５ ｙＱ＋ ＋
Ｑｖ’ ＋Ｑ３’ ＋ Ｑ４’ ｅ Ｑ６’・・
・・・・Ｎチャネル型ＭＯ８）ランジスタ。 第１図
Claims (2)
- （１）第１および第２のＰチャネル型ＭＯ３）ランジス
タのソース電極を電源に接続し、第１のＮチャネル型Ｍ
ＯＳトランジスタのソース電極を接地し、第２および第
３のＮチャネル型ＭＯＳトランジスタのソース電極を前
記第１のＮチャンネル型ＭＯ８）ランジスタのドレイン
電極に接続し、前記第２のＮチャネル型ＭＯＳ）ランジ
スタのドレイン電極に前記第１のＰチャネル型ＭＯ３）
ランジスタのドレイン電極と前記第２のＰチャネル型Ｍ
ＯＳ）ランジスタのゲート電極と第６のＰチャネルｆｆ
１Ｍ０３）ランジスタのソースまたはドレイン電極と前
記第３のＮチャネル型ＭＯＳ）ランジスタのゲート電極
と第４のＮチャネル型ＭＯＳトランジスタのソース電極
とを接続し、前記第３のＮチャネル型ＭＯＳ）ランジス
タのドレイン電極に前記第２のＰチャネル型ＭＯ８）ラ
ンジスタのドレイン電極と前記第３のＰチャネル型ＭＯ
Ｓトランジスタのソースまたはドレイン電極と前記第１
のＰチャネル型ＭＯ８）ランジスタのゲート電極と前記
第２のＮチャネル型ＭＯＳトランジスタのゲート電極と
第５のＮチャネル型ＭＯＳ）ランジスタのソース電極と
を接続し、前記第４のＮチャネル型ＭＯＳ）ランジスタ
のドレイン電極に第１のデータ線を接続し、前記第５の
ＮチャネルＷＭＯ８）ランジスタのドレイン電極に第２
のデータ線を接続し、前記第１のＮチャネル型ＭＯＳト
ランジスタのゲー）！極に第１のタイミング信号線を接
続し、前記第４および第５のＮチャネル型ＭＯＳトラン
ジスタのゲート電極に第２のタイミング信号線を接続し
、前記第６のＰチャネル型ＭＯ８）ランジスタのゲート
電極を第３のタイミング信号線に接続して成ることを特
徴とする半導体記憶装置のセンスアンプ回路。 - （２）前記第４および第５のＮチャネル型ＭＯ８トラン
ジスタのゲート電極に電源を接続して成ることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置のセン
スアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061691A JPS59186191A (ja) | 1983-04-08 | 1983-04-08 | 半導体記憶装置のセンスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061691A JPS59186191A (ja) | 1983-04-08 | 1983-04-08 | 半導体記憶装置のセンスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186191A true JPS59186191A (ja) | 1984-10-22 |
Family
ID=13178526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061691A Pending JPS59186191A (ja) | 1983-04-08 | 1983-04-08 | 半導体記憶装置のセンスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186191A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237291A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | Ｍｏｓ増幅回路 |
| JPH0757476A (ja) * | 1993-08-12 | 1995-03-03 | Nec Corp | 半導体メモリ集積回路 |
| US5491667A (en) * | 1991-08-01 | 1996-02-13 | Silicon Engineering, Inc. | Sense amplifier with isolation to bit lines during sensing |
-
1983
- 1983-04-08 JP JP58061691A patent/JPS59186191A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237291A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | Ｍｏｓ増幅回路 |
| US5491667A (en) * | 1991-08-01 | 1996-02-13 | Silicon Engineering, Inc. | Sense amplifier with isolation to bit lines during sensing |
| JPH0757476A (ja) * | 1993-08-12 | 1995-03-03 | Nec Corp | 半導体メモリ集積回路 |
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