JPS59186341A - 相補形誘電体分離基板の製造方法 - Google Patents
相補形誘電体分離基板の製造方法Info
- Publication number
- JPS59186341A JPS59186341A JP58061344A JP6134483A JPS59186341A JP S59186341 A JPS59186341 A JP S59186341A JP 58061344 A JP58061344 A JP 58061344A JP 6134483 A JP6134483 A JP 6134483A JP S59186341 A JPS59186341 A JP S59186341A
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- JP
- Japan
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- single crystal
- layer
- type
- islands
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特に高耐圧化、高周波特性に勝れがっ相補形半
導体素子によシ集積回路を構成する為に必要な誘電体分
離基板の製造方法に関するものである。
導体素子によシ集積回路を構成する為に必要な誘電体分
離基板の製造方法に関するものである。
一般にモノリシック集積回路の製造において、トランジ
スター、抵抗等多数の構成素子を互いに電気的に絶縁分
離する必要がある。現在この分離方式の代表的なものと
して、ＰＮ分離方式と誘電体分離方式とがある。後者の
方式は絶縁材料として通常酸化膜を使用するのでＰＮ分
離方式に比べ寄性容量が少々く、高耐圧化も容易である
等の特長がある。
スター、抵抗等多数の構成素子を互いに電気的に絶縁分
離する必要がある。現在この分離方式の代表的なものと
して、ＰＮ分離方式と誘電体分離方式とがある。後者の
方式は絶縁材料として通常酸化膜を使用するのでＰＮ分
離方式に比べ寄性容量が少々く、高耐圧化も容易である
等の特長がある。
従来、最も代表的な誘電体分離基板の製造方法を第１図
（ａ）〜（ｄ）に示し、順次説明する。
（ａ）〜（ｄ）に示し、順次説明する。
先ず第１図（ａ）に示す単一導電性の単結晶シリコン基
板１の片側の面に選択エツチング法によって、第１図（
ｂ）に示すように分離溝２を形成し、さらにその上に絶
縁用の酸化膜６を被着させる。次いで第１図（ｃ）に示
すように酸化膜６上にシリコン塩化物等の気相反応によ
って多結晶シリコン層４を形成してこれを支持体Ｍ５と
し、破線で示した位置外で研磨すれば第１図（ｄ）に示
すように互いに絶縁用の酸化膜６で絶縁分離された単一
導電性の単結晶シリコンの島６を有する誘電体分離基板
７が得られる。
板１の片側の面に選択エツチング法によって、第１図（
ｂ）に示すように分離溝２を形成し、さらにその上に絶
縁用の酸化膜６を被着させる。次いで第１図（ｃ）に示
すように酸化膜６上にシリコン塩化物等の気相反応によ
って多結晶シリコン層４を形成してこれを支持体Ｍ５と
し、破線で示した位置外で研磨すれば第１図（ｄ）に示
すように互いに絶縁用の酸化膜６で絶縁分離された単一
導電性の単結晶シリコンの島６を有する誘電体分離基板
７が得られる。
上述しまた上記従来の工程によって得られた誘電体分離
基板は、第１図（ｄ）に示す単結晶シリコンの島が全て
単一導電（ｑユであるため、相補形半導体素子が容易に
得られず、どうしてもバーチカル形とラテラル形の２種
類の半導体素子で回路を構成せざる得ない。
基板は、第１図（ｄ）に示す単結晶シリコンの島が全て
単一導電（ｑユであるため、相補形半導体素子が容易に
得られず、どうしてもバーチカル形とラテラル形の２種
類の半導体素子で回路を構成せざる得ない。
しかも特にラテラル形の電気的特性が劣り、高耐圧化の
ためには素子寸法が大きくなり、また誘電体分離基板の
多結晶基板電位の影響を受けて絶縁用の酸化膜界面の単
結晶が空乏化又は反転し素子部１圧が低下する等の欠点
がある。
ためには素子寸法が大きくなり、また誘電体分離基板の
多結晶基板電位の影響を受けて絶縁用の酸化膜界面の単
結晶が空乏化又は反転し素子部１圧が低下する等の欠点
がある。
本発明は誘電体分離基板のうち、単一導電性の単結晶シ
リコンの島を２種類の導電性を持つ単結晶シリコンの島
とし、誘電体近傍の単結晶を、その島の単結晶と同一導
電性で高濃度埋込層とすることにより上記欠点を除去し
、相補形半導体素子を容易に形成出来、かつ多結晶基板
電位の影響を防止出来る相補形誘電体分離基板を提供す
るものである。
リコンの島を２種類の導電性を持つ単結晶シリコンの島
とし、誘電体近傍の単結晶を、その島の単結晶と同一導
電性で高濃度埋込層とすることにより上記欠点を除去し
、相補形半導体素子を容易に形成出来、かつ多結晶基板
電位の影響を防止出来る相補形誘電体分離基板を提供す
るものである。
すなわち本発明は上記目的を達成するだめ単一導電性で
誘電体膜近傍の単結晶をその島の単結晶と同一導電性で
高濃度埋込層とした複数個の単結晶の島を有する誘電体
分離基板を用い、異種の導電性の島とすべき領域の単結
晶を誘電体膜より数μｍの領域以外全て選択エツチング
法等により除去し、残存させた単結晶領域を熱拡散法、
イオン注入法等により異種の導電性でしかも高濃度埋込
層に置換えさらにその上にエピタキシャル成長法等を用
いて除去した単結晶と異種の導電性を持つ不純物を含ま
せながら単結晶を成長した後、最初の単一導電性の誘電
体分離基板表面まで研摩又はエツチングによシ除去し、
互いに誘電体膜により絶縁された２種類の導電性を持つ
複数個の単結晶の島を有し、かつ誘電体膜近傍の単結晶
はその島の単結晶と同一導電性で高濃度埋込層からなる
誘電体分離基板を得ることを特徴とする相補形誘電体分
断１基板の製造方法である。
誘電体膜近傍の単結晶をその島の単結晶と同一導電性で
高濃度埋込層とした複数個の単結晶の島を有する誘電体
分離基板を用い、異種の導電性の島とすべき領域の単結
晶を誘電体膜より数μｍの領域以外全て選択エツチング
法等により除去し、残存させた単結晶領域を熱拡散法、
イオン注入法等により異種の導電性でしかも高濃度埋込
層に置換えさらにその上にエピタキシャル成長法等を用
いて除去した単結晶と異種の導電性を持つ不純物を含ま
せながら単結晶を成長した後、最初の単一導電性の誘電
体分離基板表面まで研摩又はエツチングによシ除去し、
互いに誘電体膜により絶縁された２種類の導電性を持つ
複数個の単結晶の島を有し、かつ誘電体膜近傍の単結晶
はその島の単結晶と同一導電性で高濃度埋込層からなる
誘電体分離基板を得ることを特徴とする相補形誘電体分
断１基板の製造方法である。
次に本発明の実施例について図面を参照して説明する。
第２図（ａ）〜（ｄ）は本発明の実施例を示す相補形誘
電体針〜ＩＦ基板の製造方法を示す断面図である。
電体針〜ＩＦ基板の製造方法を示す断面図である。
先ず第２図（ａ）において、公知の技術で製造された多
結晶シリコン８の中に絶縁用の酸化膜９で互いに絶縁さ
れた単一導電性で高濃度埋込層１ｏを含む複数個の単結
晶シリコンの島１１を有する誘電体分離基板１２を示す
。ただし、第１図（ｄ）に示す公知の技術で製造されだ
誘電体分離基板と異なる点は、誘電体分離基板の多結晶
基板電位の影響を防止するため単結晶ンリコン島と同一
導電性で高濃度埋込層を絶縁用の酸化膜を被着する前に
熱拡散法又はイオン注入法等により形成する点である。
結晶シリコン８の中に絶縁用の酸化膜９で互いに絶縁さ
れた単一導電性で高濃度埋込層１ｏを含む複数個の単結
晶シリコンの島１１を有する誘電体分離基板１２を示す
。ただし、第１図（ｄ）に示す公知の技術で製造されだ
誘電体分離基板と異なる点は、誘電体分離基板の多結晶
基板電位の影響を防止するため単結晶ンリコン島と同一
導電性で高濃度埋込層を絶縁用の酸化膜を被着する前に
熱拡散法又はイオン注入法等により形成する点である。
ここで説明を容易にするため、単一導電性の複数個の単
結晶シリコンの島１１としてＰ形溝電性を持ち、異種の
導電性としてｎ形感電性の場合に関して説明を行なう。
結晶シリコンの島１１としてＰ形溝電性を持ち、異種の
導電性としてｎ形感電性の場合に関して説明を行なう。
次に第２図（ｂｌに示すように１１形導電＋ｉきする必
要のあるＰ形溝電性の島を酸化膜１３をマスクにして選
択エツチング法等で溝１４を形成する。この時、その後
のエピタキシャル成長ケ可能とならしめるよう単結晶の
核としてＰ形溝電性単結晶１５を剪μｍ残存させる。
要のあるＰ形溝電性の島を酸化膜１３をマスクにして選
択エツチング法等で溝１４を形成する。この時、その後
のエピタキシャル成長ケ可能とならしめるよう単結晶の
核としてＰ形溝電性単結晶１５を剪μｍ残存させる。
続いて第２図（ｃ）に示すように酸化膜１６をマスクと
してＰ＋ Ｓｂ、 Ａｓ等の熱拡散、イオン注入又はエ
ピタキシャル成長において、前工程で残存させた数μｍ
のＰ形高濃度埋込層を含むＰ形溝電性単結晶１５をｎ形
高濃度埋込層１７に置換し、さらにエピタキシャル成長
においてｈ形高濃度埋込層１７上にはｎ形導電性単結晶
１８を溝１４が埋するまで成長させる。この時酸化膜１
６の上には多結晶シリコン１９が同時に成長する。
してＰ＋ Ｓｂ、 Ａｓ等の熱拡散、イオン注入又はエ
ピタキシャル成長において、前工程で残存させた数μｍ
のＰ形高濃度埋込層を含むＰ形溝電性単結晶１５をｎ形
高濃度埋込層１７に置換し、さらにエピタキシャル成長
においてｈ形高濃度埋込層１７上にはｎ形導電性単結晶
１８を溝１４が埋するまで成長させる。この時酸化膜１
６の上には多結晶シリコン１９が同時に成長する。
続いて、第２図（ｄ）に示すように最初のＰ形溝電性の
単結晶の島１１０表面まで研磨・ポリッシュ又はエツチ
ングで除去し、互いに絶縁用の酸化膜９で電気的に絶縁
され、かつＰ形畠濃度埋込層を含むＰ形感電性単結晶の
島２０とｎ形高裁度埋込層を含むｎ形感電性単結晶の島
２１の２種類の導電性を持つ複数個の単結晶の島を有す
る相補形誘電体分離基板２２を得る。誘電体分離基板の
多結晶基板電位の影響が防止可能となり、さらにバーチ
カル形で相補形の半導体素子が容易に構成でき、電気的
特性が勝れ高耐圧化においても素子寸法がラテラル形と
比較して小さくなる等勝れた集積回路を構成できる。
単結晶の島１１０表面まで研磨・ポリッシュ又はエツチ
ングで除去し、互いに絶縁用の酸化膜９で電気的に絶縁
され、かつＰ形畠濃度埋込層を含むＰ形感電性単結晶の
島２０とｎ形高裁度埋込層を含むｎ形感電性単結晶の島
２１の２種類の導電性を持つ複数個の単結晶の島を有す
る相補形誘電体分離基板２２を得る。誘電体分離基板の
多結晶基板電位の影響が防止可能となり、さらにバーチ
カル形で相補形の半導体素子が容易に構成でき、電気的
特性が勝れ高耐圧化においても素子寸法がラテラル形と
比較して小さくなる等勝れた集積回路を構成できる。
なお、上記笑施例において、単結晶基板としてノリコン
、単一導電性の単結晶シリコンの島とし。
、単一導電性の単結晶シリコンの島とし。
てＰ形導電性、選択エツチング法として■溝構造、絶縁
分離用膜及びマスク材として酸化膜、ｌｌ形導電性にす
る為の不純物としてＩ−”、 Ｓｂ、 ＡＳについて説
明したが、単結晶基板としてＧｅ、 ＧａＡｓ等、単一
導電性の単結晶の島としてｎ形導電性、選択エツチング
法とし７てＵ溝構造、絶縁分離用膜及びマスク材さして
窒化膜、Ｐ形導電性にする為の不純物と１−てＢ、 Ｉ
ｎ等を用いだ相補形誘電体分離基板でも差支えないこと
は勿論である。
分離用膜及びマスク材として酸化膜、ｌｌ形導電性にす
る為の不純物としてＩ−”、 Ｓｂ、 ＡＳについて説
明したが、単結晶基板としてＧｅ、 ＧａＡｓ等、単一
導電性の単結晶の島としてｎ形導電性、選択エツチング
法とし７てＵ溝構造、絶縁分離用膜及びマスク材さして
窒化膜、Ｐ形導電性にする為の不純物と１−てＢ、 Ｉ
ｎ等を用いだ相補形誘電体分離基板でも差支えないこと
は勿論である。
以上説明した如く、本発明による相補形誘電体分離基板
は誘電体分離基板のうち単結晶の島を相補形とし、かつ
誘電体近傍の単結晶を、その島の単結晶と同一導電性で
高磯度埋込層とすることにより、多結晶基板電位の影響
を防止し、ノく−デカル形で相補形の半導体素子が容易
に形成でき、電気的特性が勝れ、高制圧化においても素
子寸法が小さく、信頼性も勝れた集積回路を構成できる
効果を有するものである。
は誘電体分離基板のうち単結晶の島を相補形とし、かつ
誘電体近傍の単結晶を、その島の単結晶と同一導電性で
高磯度埋込層とすることにより、多結晶基板電位の影響
を防止し、ノく−デカル形で相補形の半導体素子が容易
に形成でき、電気的特性が勝れ、高制圧化においても素
子寸法が小さく、信頼性も勝れた集積回路を構成できる
効果を有するものである。
第１図（ａ）〜（ｄ）は従来の単一導電性単結晶の島を
持つ誘電体分離基板の製造方法を示す断面図、第２図（
ａ）〜（ｄ）は本発明の相補形導電性単結晶の島を持つ
相補形誘電体分離基板の製造方法を示す断面図である。 ９；絶縁用の酸化膜 ８．１９；多結晶シリコン １１；単一導電性単結晶の島 １２；誘電体分離基板 １０；単−導雷性高濃度埋込層 １３．１６；マスク用酸化膜 １４；溝 １５；Ｐ形高濃度埋込層を含むＰ形導電性単結晶１７；
ｎ形高濃度埋込層 １８；ｎ形感電性単結晶 ２０；Ｐ形高濃度埋込層を含むＰ形感電性単結晶の島 ２１；ｎ形高濃度埋込層を含むｎ形感電性単結晶の島 ２２：相補形誘電体分離基板 特許出願人 日本電気株式会社 代理人 弁理士 菅 野 中 第［図
持つ誘電体分離基板の製造方法を示す断面図、第２図（
ａ）〜（ｄ）は本発明の相補形導電性単結晶の島を持つ
相補形誘電体分離基板の製造方法を示す断面図である。 ９；絶縁用の酸化膜 ８．１９；多結晶シリコン １１；単一導電性単結晶の島 １２；誘電体分離基板 １０；単−導雷性高濃度埋込層 １３．１６；マスク用酸化膜 １４；溝 １５；Ｐ形高濃度埋込層を含むＰ形導電性単結晶１７；
ｎ形高濃度埋込層 １８；ｎ形感電性単結晶 ２０；Ｐ形高濃度埋込層を含むＰ形感電性単結晶の島 ２１；ｎ形高濃度埋込層を含むｎ形感電性単結晶の島 ２２：相補形誘電体分離基板 特許出願人 日本電気株式会社 代理人 弁理士 菅 野 中 第［図
Claims (1)
- 単一導電性で誘電体膜近傍の単結晶をその島の単結晶と
同一導電性で高濃度埋込層とし／こ複数個の単結晶の島
を翁する誘電体基板を用い、異種の導電性の島とすべき
領域の単結晶を誘電体膜より数μｍの領域以外全て選択
エツチング法等により除去し、残存させた単結晶領域を
異種の導電性でしかも高濃度埋込層に置換え、さらにそ
の上にエビタギンヤル成長法等を用いて除去した単結晶
と異種の導電性を持つ不純物を含壕せながら単結晶を成
長した後、最初の単一導電性の誘電体分離基板表面まで
研磨又はエツチングにより除去し、互いに誘電体膜によ
り絶縁された２種類の導電性を持つ複数個の単結晶の島
を有し、かつ誘電体膜近傍の単結晶はその島の単結晶と
同一導電性で高濃度埋込層からなる誘電体分離基板を得
ることを特徴とする相補形誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061344A JPS59186341A (ja) | 1983-04-07 | 1983-04-07 | 相補形誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061344A JPS59186341A (ja) | 1983-04-07 | 1983-04-07 | 相補形誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186341A true JPS59186341A (ja) | 1984-10-23 |
Family
ID=13168416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061344A Pending JPS59186341A (ja) | 1983-04-07 | 1983-04-07 | 相補形誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186341A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925808A (en) * | 1989-03-24 | 1990-05-15 | Sprague Electric Company | Method for making IC die with dielectric isolation |
| US5001075A (en) * | 1989-04-03 | 1991-03-19 | Motorola | Fabrication of dielectrically isolated semiconductor device |
| US5145795A (en) * | 1990-06-25 | 1992-09-08 | Motorola, Inc. | Semiconductor device and method therefore |
| US6118152A (en) * | 1997-11-05 | 2000-09-12 | Denso Corporation | Semiconductor device and method of manufacturing the same |
-
1983
- 1983-04-07 JP JP58061344A patent/JPS59186341A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925808A (en) * | 1989-03-24 | 1990-05-15 | Sprague Electric Company | Method for making IC die with dielectric isolation |
| US5001075A (en) * | 1989-04-03 | 1991-03-19 | Motorola | Fabrication of dielectrically isolated semiconductor device |
| US5145795A (en) * | 1990-06-25 | 1992-09-08 | Motorola, Inc. | Semiconductor device and method therefore |
| US6118152A (en) * | 1997-11-05 | 2000-09-12 | Denso Corporation | Semiconductor device and method of manufacturing the same |
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