JPS5918655A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5918655A JPS5918655A JP57127864A JP12786482A JPS5918655A JP S5918655 A JPS5918655 A JP S5918655A JP 57127864 A JP57127864 A JP 57127864A JP 12786482 A JP12786482 A JP 12786482A JP S5918655 A JPS5918655 A JP S5918655A
- Authority
- JP
- Japan
- Prior art keywords
- film
- width
- crystal layer
- planarizing
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、特に絶縁膜
分離法の改良に関する。
分離法の改良に関する。
半導体集積回路（ＩＣ）では１個の半導体ベレットの中
にトランジスタ、ダイオード及び抵抗等の回路素子を詰
め込むので、これらの素子をそれぞれ分離して孤立させ
た状態に作東込む必要がある。これはアイソレーション
と称されるが、このアイソレーションにはＰＮ接合分離
法や絶縁分離法等が広く用いられている。絶縁分離法の
従来技術としては、第１図に示す如く選択酸化膜を絶縁
に用いる方法と、第２図に示す如く埋め込み酸化膜を絶
縁に用いる方法とがある。なお、図中１はシリコン基板
、２，３は酸化膜を示している。。
にトランジスタ、ダイオード及び抵抗等の回路素子を詰
め込むので、これらの素子をそれぞれ分離して孤立させ
た状態に作東込む必要がある。これはアイソレーション
と称されるが、このアイソレーションにはＰＮ接合分離
法や絶縁分離法等が広く用いられている。絶縁分離法の
従来技術としては、第１図に示す如く選択酸化膜を絶縁
に用いる方法と、第２図に示す如く埋め込み酸化膜を絶
縁に用いる方法とがある。なお、図中１はシリコン基板
、２，３は酸化膜を示している。。
ところで、第１図に示す従来方法では、バーズビーク及
びバーズヘッドの発生の問題があり、高集積化に対する
限界が知られている。一方、第２図に示す従来方法では
、バーズビークやノＺ−ズヘ、ド等の問題は解決される
が、今後の微細デバイスで必要となる幅よりも高さの大
きい埋め込み酸化膜を形成することが困難である。
びバーズヘッドの発生の問題があり、高集積化に対する
限界が知られている。一方、第２図に示す従来方法では
、バーズビークやノＺ−ズヘ、ド等の問題は解決される
が、今後の微細デバイスで必要となる幅よりも高さの大
きい埋め込み酸化膜を形成することが困難である。
幅よシも高さの大きい絶縁分離膜は、絶縁分離膜をダー
ト絶縁膜とする寄生トランジスタによるリーク電流を低
減させるため、またＣ−ＭＯＳ−ＲＡＭにおけるう、チ
アラグの問題を解決するために不可決である。このため
、幅よりも高さの大きい絶縁分離膜を形成できる技術が
強く要望されているが、未だこれを実現する方法は報告
されていない。
ト絶縁膜とする寄生トランジスタによるリーク電流を低
減させるため、またＣ−ＭＯＳ−ＲＡＭにおけるう、チ
アラグの問題を解決するために不可決である。このため
、幅よりも高さの大きい絶縁分離膜を形成できる技術が
強く要望されているが、未だこれを実現する方法は報告
されていない。
本発明の目的は、幅よりも高さの大きい絶縁分離膜を形
成するととができ、各種半導体集積回路の特性向上に寄
与し得る半導体装置の製造〔発明の概要〕 本発明は、半導体基板上に所望の素子分離領域・ぞター
ンに応じて絶縁膜を選択的に形成したのち、とれらの上
面に半導体結晶層をエピタキシャル成長し、次いでこの
半導体結晶層上に第１の平坦化用被膜を形成し、次いで
この第１の平坦化用被膜の上記絶縁膜の上方部分及びそ
の近傍を除去し、次いでこれらの上面に第２の平坦化用
被膜を形成すると共にその表面を平坦化し、しかるのち
上記半導体結晶層、第１および第２の平坦化用被膜の各
エツチング速度が略等しい条件下で、上記絶縁膜の上面
が露出するまで全面エツチングを施すようにした方法で
ある。
成するととができ、各種半導体集積回路の特性向上に寄
与し得る半導体装置の製造〔発明の概要〕 本発明は、半導体基板上に所望の素子分離領域・ぞター
ンに応じて絶縁膜を選択的に形成したのち、とれらの上
面に半導体結晶層をエピタキシャル成長し、次いでこの
半導体結晶層上に第１の平坦化用被膜を形成し、次いで
この第１の平坦化用被膜の上記絶縁膜の上方部分及びそ
の近傍を除去し、次いでこれらの上面に第２の平坦化用
被膜を形成すると共にその表面を平坦化し、しかるのち
上記半導体結晶層、第１および第２の平坦化用被膜の各
エツチング速度が略等しい条件下で、上記絶縁膜の上面
が露出するまで全面エツチングを施すようにした方法で
ある。
ここで、前記絶縁膜の選択形成は、半導体基板上に酸化
膜等を堆積或いは成長したのち、該酸化膜等をドライエ
ツチング法等によりパターニングすればよい。また、前
記第１の平坦化用被膜としては光レジストや電子線レジ
スト等のレジスト膜、或いは無機膜を用いることができ
る。第１の平坦化用被膜としてポジ型の光レジストを用
いる場合、前記第１の平坦化用被膜の選択除去工程とし
て、上記レジストの前記絶縁膜の上方部分及びその近傍
を露光したのち、該レジストを現像するようＫすればよ
い。第２の平坦化用被膜としては、ある条件下で第１の
平坦化用被膜及び前記半導体結晶層と略等しいエツチン
グ速度を有するものであればよく゛、上記第１の平坦化
用被膜と同一の光レジストを用いてもよい。
膜等を堆積或いは成長したのち、該酸化膜等をドライエ
ツチング法等によりパターニングすればよい。また、前
記第１の平坦化用被膜としては光レジストや電子線レジ
スト等のレジスト膜、或いは無機膜を用いることができ
る。第１の平坦化用被膜としてポジ型の光レジストを用
いる場合、前記第１の平坦化用被膜の選択除去工程とし
て、上記レジストの前記絶縁膜の上方部分及びその近傍
を露光したのち、該レジストを現像するようＫすればよ
い。第２の平坦化用被膜としては、ある条件下で第１の
平坦化用被膜及び前記半導体結晶層と略等しいエツチン
グ速度を有するものであればよく゛、上記第１の平坦化
用被膜と同一の光レジストを用いてもよい。
第２の平坦化用被膜の形成後前述した条件下で全面エツ
チングを行うと、前記半導体結晶層が前記絶縁膜で分離
された構造となり、かつその表面が平坦化された形状と
なる。すなわち、半導体結晶層内に絶縁分離膜が埋め込
まれた構造が実現される。そして、この絶縁膜の幅及び
高さは前述した絶縁膜形成及びパターニング時に任意に
定めることができる。また、絶縁膜の幅よシも高さの方
が大きい場合にあっても前述した工程により半導体結晶
層が絶縁膜で分離され、かつその表面が平坦化された構
造を実現することが可能である。したがって、幅よりも
高さの大きい絶縁分離膜を半導体結晶層内に埋め込むこ
とが可能となる。
チングを行うと、前記半導体結晶層が前記絶縁膜で分離
された構造となり、かつその表面が平坦化された形状と
なる。すなわち、半導体結晶層内に絶縁分離膜が埋め込
まれた構造が実現される。そして、この絶縁膜の幅及び
高さは前述した絶縁膜形成及びパターニング時に任意に
定めることができる。また、絶縁膜の幅よシも高さの方
が大きい場合にあっても前述した工程により半導体結晶
層が絶縁膜で分離され、かつその表面が平坦化された構
造を実現することが可能である。したがって、幅よりも
高さの大きい絶縁分離膜を半導体結晶層内に埋め込むこ
とが可能となる。
本発明によれば、幅よシも高さの大きい絶縁分離膜を形
成することができ、かつこの絶縁分離膜を素子形成に供
される半導体結晶層内に表面平坦な状態で埋め込むこと
ができる。このため、前述した寄生トランジスタのリー
ク電流の低減やＣ−ＭＯＳ −ＲＡＭでのう、チア、プ
防止等に大きな効果が得られ、さらに各種半導体集積回
路の素子特性向上をはかり得る等の絶大な効果を奏する
。
成することができ、かつこの絶縁分離膜を素子形成に供
される半導体結晶層内に表面平坦な状態で埋め込むこと
ができる。このため、前述した寄生トランジスタのリー
ク電流の低減やＣ−ＭＯＳ −ＲＡＭでのう、チア、プ
防止等に大きな効果が得られ、さらに各種半導体集積回
路の素子特性向上をはかり得る等の絶大な効果を奏する
。
第３図（、）〜（ｈ）は本発明の一実施例に係わるＭＯ
Ｓ −ＲＡＭ製造工程を示す断面図である。まず、第３
図（、）に示す如く面方位（ｉｏｏ）のＰ型シリコン基
板（半導体基板）１１上に１熱酸化技術を用いて厚さ２
．５〔μｍ〕の酸化膜（絶縁膜）１２を形成する。次い
で、周知の露光技術とエツチング技術を用い、第３図（
ｂ）に示す如く幅１〔μｍ３前後の幅よシ高さの大きい
酸化膜１２のパターンを形成する。次いで、エピタキシ
ャル気相成長技術を用い、第３図（ｃ）に示す如く全面
にＰ型のエピタキシャル層（半導体結晶層）１３を成長
させ、このエピタキシャル層１３上にＩノ型の光レジス
ト（第１の平坦化用被膜）１４を回転塗布する。これに
より、上記試料の表面は略平坦化される。次いで、光露
光技術を用い、第３図（ｄ）に示す如くレジスト１４の
酸化膜１２の上方部分及びその近傍を除去する。続いて
、第３図（ｅ） Ｋ示す如く全面に光レジスト（第２の
平坦化用被膜）１５を回転塗布する。これにょシ、上記
試料の表面は略完全に平坦化される。なお、上記レジス
ト１４．１５を用い２度の平坦化工程を行う理由はレジ
ストノ４を用いるのみでは完全な平坦化、特に凹部の幅
が広い場合に完全な平坦化ができないためである。
Ｓ −ＲＡＭ製造工程を示す断面図である。まず、第３
図（、）に示す如く面方位（ｉｏｏ）のＰ型シリコン基
板（半導体基板）１１上に１熱酸化技術を用いて厚さ２
．５〔μｍ〕の酸化膜（絶縁膜）１２を形成する。次い
で、周知の露光技術とエツチング技術を用い、第３図（
ｂ）に示す如く幅１〔μｍ３前後の幅よシ高さの大きい
酸化膜１２のパターンを形成する。次いで、エピタキシ
ャル気相成長技術を用い、第３図（ｃ）に示す如く全面
にＰ型のエピタキシャル層（半導体結晶層）１３を成長
させ、このエピタキシャル層１３上にＩノ型の光レジス
ト（第１の平坦化用被膜）１４を回転塗布する。これに
より、上記試料の表面は略平坦化される。次いで、光露
光技術を用い、第３図（ｄ）に示す如くレジスト１４の
酸化膜１２の上方部分及びその近傍を除去する。続いて
、第３図（ｅ） Ｋ示す如く全面に光レジスト（第２の
平坦化用被膜）１５を回転塗布する。これにょシ、上記
試料の表面は略完全に平坦化される。なお、上記レジス
ト１４．１５を用い２度の平坦化工程を行う理由はレジ
ストノ４を用いるのみでは完全な平坦化、特に凹部の幅
が広い場合に完全な平坦化ができないためである。
次に、反応性イオンエツチング技術を用い、前記半導体
結晶層１３及びレジスト１４．１５の各エツチング速度
が略等しい条件下で全面エツチングを施す。この全面エ
ツチングを前記酸化膜１２が露出するまで続けることに
よシ、第３図（ｆ）に示す如く半導体結晶層１３内に幅
より高さの大きい酸化膜１２が埋め込まれ、かつ表面が
平坦化された構造が実現できた。
結晶層１３及びレジスト１４．１５の各エツチング速度
が略等しい条件下で全面エツチングを施す。この全面エ
ツチングを前記酸化膜１２が露出するまで続けることに
よシ、第３図（ｆ）に示す如く半導体結晶層１３内に幅
より高さの大きい酸化膜１２が埋め込まれ、かつ表面が
平坦化された構造が実現できた。
かくして絶縁分離膜を埋め込んだ試料を使用し、分離さ
れた６工ぎタキシャル層１３に周知の技術を用い、第３
図（ｈ）に示す如くそれぞれＮチャネルＭＯＳトランジ
スタを形成した。さらに、所望の配線パターン等を形成
した結果、寄生トランジスタによるリーク電流の少ない
ＭＯＳ −■ζ届を実現することができた。なお、第３
図中１６はダート酸化膜、１７はダート電極、１８は拡
散領域をそれぞれ示している。また、前記分離された各
エピタキシャル層１３に隣を選択的にドーピングし、Ｎ
チャネル及びＰチャネルのＭＯＳ ）ランジスタを形成
することによって、ラッチアップの起こらないＣ−ＭＯ
Ｓ −ＲＡＭを実現することが可能であった。
れた６工ぎタキシャル層１３に周知の技術を用い、第３
図（ｈ）に示す如くそれぞれＮチャネルＭＯＳトランジ
スタを形成した。さらに、所望の配線パターン等を形成
した結果、寄生トランジスタによるリーク電流の少ない
ＭＯＳ −■ζ届を実現することができた。なお、第３
図中１６はダート酸化膜、１７はダート電極、１８は拡
散領域をそれぞれ示している。また、前記分離された各
エピタキシャル層１３に隣を選択的にドーピングし、Ｎ
チャネル及びＰチャネルのＭＯＳ ）ランジスタを形成
することによって、ラッチアップの起こらないＣ−ＭＯ
Ｓ −ＲＡＭを実現することが可能であった。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記第１及び第２の平坦化用
被膜としては、前記光レジス）Ｋ限らず電子線レジスト
或いは無機膜を用いることが可能である。また、前記絶
縁膜としての酸化膜の形成方法は熱酸化に限るものでは
なく、ＣＶＤ等であってもよい。さらに、ＭＯＳ −Ｒ
ＡＭの製造に限らず、各種の半導体装置に適用できるの
は勿論のことである。
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記第１及び第２の平坦化用
被膜としては、前記光レジス）Ｋ限らず電子線レジスト
或いは無機膜を用いることが可能である。また、前記絶
縁膜としての酸化膜の形成方法は熱酸化に限るものでは
なく、ＣＶＤ等であってもよい。さらに、ＭＯＳ −Ｒ
ＡＭの製造に限らず、各種の半導体装置に適用できるの
は勿論のことである。
第１図及び第２図はそれぞれ従来の絶縁分離法を説明す
るための断面図、第３図（、）〜（ｈ）は本発明の一実
施例に係わるＭＯＳ −ＲＡＭ製造工程を示す断面図で
ある。 １１・・・シリコン基板（半導体基板）、１２・・・酸
化膜（絶縁膜）、１３・・・エピタキシャル層（半導体
結晶層）、１４・・・光レジスト（第１の平坦化用被膜
）、１５・・・光レジスト（第２の平坦化用被膜）、１
６・・・ダート酸化膜、１７・・・ダート電極、１８・
・・拡散層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第３図 １ム 第３図
るための断面図、第３図（、）〜（ｈ）は本発明の一実
施例に係わるＭＯＳ −ＲＡＭ製造工程を示す断面図で
ある。 １１・・・シリコン基板（半導体基板）、１２・・・酸
化膜（絶縁膜）、１３・・・エピタキシャル層（半導体
結晶層）、１４・・・光レジスト（第１の平坦化用被膜
）、１５・・・光レジスト（第２の平坦化用被膜）、１
６・・・ダート酸化膜、１７・・・ダート電極、１８・
・・拡散層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第３図 １ム 第３図
Claims (2)
- （１）半導体基板上に所望の素子分離領域パターｙＫ応
じて絶縁膜を形成する工程と、上記半導体基板及び絶縁
膜上に半導体結晶層をエピタキシャル成長せしめる工程
と、上記半導体結晶層上に第１の平坦化用被膜を形成す
る工程と、上記第１の平坦化用被膜の前記絶縁膜の上方
部分及びその近傍を除去する工程と、次いで前記半導体
結晶層及び第１の平坦化用被膜上に第２の平坦化用被膜
を形成しその表面を平坦化する工程と、しかるのち上記
半導体結晶層、第１及び第２の平坦化用被膜のエツチン
グ速度が略等しい条件下で全面エツチングを施し、前記
絶縁膜の上面を露出せしめる工程とを具備してなると七
を特徴とする半導体装置の製造方法。 - （２） 前記第１の平坦化用被膜を選択的忙除去する
工程は、該被膜としてポジ型フォトレジストを用い、こ
のレジストの前記絶縁膜の上方部分及びその近傍を露光
したのち、上記レジストを現像することであることを特
徴とする特許請求のＱＩＰ第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127864A JPS5918655A (ja) | 1982-07-22 | 1982-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127864A JPS5918655A (ja) | 1982-07-22 | 1982-07-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5918655A true JPS5918655A (ja) | 1984-01-31 |
Family
ID=14970538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127864A Pending JPS5918655A (ja) | 1982-07-22 | 1982-07-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5403751A (en) * | 1990-11-29 | 1995-04-04 | Canon Kabushiki Kaisha | Process for producing a thin silicon solar cell |
-
1982
- 1982-07-22 JP JP57127864A patent/JPS5918655A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5403751A (en) * | 1990-11-29 | 1995-04-04 | Canon Kabushiki Kaisha | Process for producing a thin silicon solar cell |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5308784A (en) | Semiconductor device and method for making the same | |
| US4546538A (en) | Method of manufacturing semiconductor integrated circuit devices having dielectric isolation regions | |
| EP0444836B1 (en) | Process for forming semiconductor device isolation regions | |
| GB2128400A (en) | Isolation and wiring of a semiconductor integrated circuit device and method of manufacturing the same | |
| US4398992A (en) | Defect free zero oxide encroachment process for semiconductor fabrication | |
| JPH10303290A (ja) | 半導体装置の素子分離方法 | |
| US5185286A (en) | Process for producing laminated semiconductor substrate | |
| US5424240A (en) | Method for the formation of field oxide film in semiconductor device | |
| US5192706A (en) | Method for semiconductor isolation | |
| US4775644A (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| US6103581A (en) | Method for producing shallow trench isolation structure | |
| JPS6054450A (ja) | 半導体装置の製造方法 | |
| JPH05849B2 (ja) | ||
| US4662986A (en) | Planarization method and technique for isolating semiconductor islands | |
| JPS6242382B2 (ja) | ||
| JPS5918655A (ja) | 半導体装置の製造方法 | |
| JPH06326091A (ja) | 半導体素子のフィールド酸化膜の形成方法 | |
| KR100515383B1 (ko) | 서로 다른 두께의 게이트 산화막을 포함하는 트랜지스터형성 방법 | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| KR100225955B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JPS60258957A (ja) | Ｓｏｉ型半導体装置の製造方法 | |
| KR960000373B1 (ko) | 반도체 표면의 단차 형성방법 | |
| JPS6359538B2 (ja) | ||
| JPS5992547A (ja) | アイソレ−シヨン方法 | |
| KR100204418B1 (ko) | 반도체 소자 분리방법 |