JPS59189446A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS59189446A JPS59189446A JP58064082A JP6408283A JPS59189446A JP S59189446 A JPS59189446 A JP S59189446A JP 58064082 A JP58064082 A JP 58064082A JP 6408283 A JP6408283 A JP 6408283A JP S59189446 A JPS59189446 A JP S59189446A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、マイクロプログラム制御装置、特に、データ
処理装置に使用しキャシュ方式においてブロックロード
が行なわれるマイクロプログラム制御装置に関する。
処理装置に使用しキャシュ方式においてブロックロード
が行なわれるマイクロプログラム制御装置に関する。
従来のキャシュ方式を採用したマイクロプログラム制御
装置は、マイクロ命令語の実行に先立って該マイクロ命
令語を含むブロックが存在するかどうか判断していた。
装置は、マイクロ命令語の実行に先立って該マイクロ命
令語を含むブロックが存在するかどうか判断していた。
したがって、もし該ブロックが存在しなかった場合には
その時点でブロックをロードする必要があり、その間マ
イクロプログラムの実行を中断しなければならない。
その時点でブロックをロードする必要があり、その間マ
イクロプログラムの実行を中断しなければならない。
このため、従来のマイクロプログラム制御装置は、マイ
クロプログラムの実行が中断されるごとにマイクロプロ
グラムの実行時間が延長されることとなシ、マイクロプ
ログラムの実行時間が多くなるという欠点があった。
クロプログラムの実行が中断されるごとにマイクロプロ
グラムの実行時間が延長されることとなシ、マイクロプ
ログラムの実行時間が多くなるという欠点があった。
本発明の目的は、マイクロプログラムの実行時間を短縮
できるマイクロプログラム制御装置を提供することにあ
る。
できるマイクロプログラム制御装置を提供することにあ
る。
すなわち、本発明の目的は、現在実行中のマイクロ命令
語の次に実行されるであろうマイクロ命令語を含むブロ
ック、すなわち、次のブロックのブロックアドレスを計
算し、マイクロプログラムを実行しつつ次のブロックを
ロードするようにしたことによシ上記欠点を解決し、ブ
ロックロードに要する時間を可能な限シ短縮できるよう
にしたマイクロプログラム制御装置を提供することにあ
る。
語の次に実行されるであろうマイクロ命令語を含むブロ
ック、すなわち、次のブロックのブロックアドレスを計
算し、マイクロプログラムを実行しつつ次のブロックを
ロードするようにしたことによシ上記欠点を解決し、ブ
ロックロードに要する時間を可能な限シ短縮できるよう
にしたマイクロプログラム制御装置を提供することにあ
る。
本発明のマイクロプログラム制御装置は、第１のブロッ
クナンバーと第１のブロックアドレスとブロック内アド
レスとからなるマイクロ命令語アドレスを格納するマイ
クロ命令語アドレスレジスタと、第２のブロックナンバ
ーと第２のブロックアドレスからなり前記第１のブロッ
クナンバーと前記第１のブロックアドレスからなる第１
のブロック単位アドレスで指示されるブロックの次のブ
ロックを指示する第２のブロック単位アドレスを格納す
るネクストブロックアドレスレジスタと、それぞれ複数
のブロックナンバーを記憶し前記第１のブロックアドレ
スにもとづいて読み出した第３のブロックナンバーおよ
び前記第２のブロックアドレスにもとづいて読み出した
第４のブロックナンバーを出力する複数のアドレスアレ
イと、前記アドレスアレイのそれぞれに対応して設けら
れ前記第１のブロックナンバーと前記第３のブロックナ
ンバーとの比較結果が一致しているときに第１の一致信
号を出力する複数の第１の比較回路と、前記アドレスア
レイのそれぞれに対応して設けられ各ブロックが複数の
マイクロ命令語で構成される複数のブロックを記憶し前
記第１の一致信号が出力されたときに前記第１のブロッ
クアドレスと前記ブロック内アドレスとからなる制御記
憶アドレスにもとづいて読み出した実行すべきマイクロ
命令語を出力する複数の制御記憶と、前記アドレスアレ
イのそれぞれに対応して設けられ前記第２のブロックナ
ンバーと前記第４のブロックナンバーとの比較結果が一
致しているときに第２の一致信号を出力する複数の第２
の比較回路と、前記第１の一致信号がいずれの前記第１
の比較回路からも出力されないときに前記第１のブロッ
ク単位アドレスで指示されるブロックを主記憶装置から
読み出して前記制御記憶のいずれかにロードし前記第２
の一致信号がいずれの前記第２の比較回路からも出力さ
れないときに前記第２のブロック単位アドレスで指示さ
れるブロックを前記主記憶装置から読み出して前記制御
記憶のいずれかにロードする制御回路とを含んで構成さ
れる。
クナンバーと第１のブロックアドレスとブロック内アド
レスとからなるマイクロ命令語アドレスを格納するマイ
クロ命令語アドレスレジスタと、第２のブロックナンバ
ーと第２のブロックアドレスからなり前記第１のブロッ
クナンバーと前記第１のブロックアドレスからなる第１
のブロック単位アドレスで指示されるブロックの次のブ
ロックを指示する第２のブロック単位アドレスを格納す
るネクストブロックアドレスレジスタと、それぞれ複数
のブロックナンバーを記憶し前記第１のブロックアドレ
スにもとづいて読み出した第３のブロックナンバーおよ
び前記第２のブロックアドレスにもとづいて読み出した
第４のブロックナンバーを出力する複数のアドレスアレ
イと、前記アドレスアレイのそれぞれに対応して設けら
れ前記第１のブロックナンバーと前記第３のブロックナ
ンバーとの比較結果が一致しているときに第１の一致信
号を出力する複数の第１の比較回路と、前記アドレスア
レイのそれぞれに対応して設けられ各ブロックが複数の
マイクロ命令語で構成される複数のブロックを記憶し前
記第１の一致信号が出力されたときに前記第１のブロッ
クアドレスと前記ブロック内アドレスとからなる制御記
憶アドレスにもとづいて読み出した実行すべきマイクロ
命令語を出力する複数の制御記憶と、前記アドレスアレ
イのそれぞれに対応して設けられ前記第２のブロックナ
ンバーと前記第４のブロックナンバーとの比較結果が一
致しているときに第２の一致信号を出力する複数の第２
の比較回路と、前記第１の一致信号がいずれの前記第１
の比較回路からも出力されないときに前記第１のブロッ
ク単位アドレスで指示されるブロックを主記憶装置から
読み出して前記制御記憶のいずれかにロードし前記第２
の一致信号がいずれの前記第２の比較回路からも出力さ
れないときに前記第２のブロック単位アドレスで指示さ
れるブロックを前記主記憶装置から読み出して前記制御
記憶のいずれかにロードする制御回路とを含んで構成さ
れる。
すなわち、本発明のマイクロプログラム制御装置は、複
数のマイクロ命令語を１ブロツクとして複数個のブロッ
クをそれぞれに格納可能な複数の制御記憶と、前記制御
記憶のそれぞれに格納されるブロック毎の管理情報を保
持するアドレスアレイを有し、実行しようとすみマイク
ロ命令語が含まれるブロックが前記制御記憶に存在する
かどうかを試験し存在しなかった場合には、二次記憶か
ら前記制御記憶にブロックをロードしてマイクロ命令語
を実行するようなキャシュ方式を採用したマイクロプロ
グラム制御装置に、現在実行中のブロックの次のブロッ
クアドレスを計算し、保持するレジスレを設け、次のブ
ロックアドレスを保持する前記レジスタによシ前記アド
レスアレイヲ参照して現在実行中のブロックの次のブロ
ックが前記制御記憶′に存在しなかった場合に現在実行
中のブロックのマイクロプログラムの実行と並行して、
次のブロックの先取シを行うように構成される。
数のマイクロ命令語を１ブロツクとして複数個のブロッ
クをそれぞれに格納可能な複数の制御記憶と、前記制御
記憶のそれぞれに格納されるブロック毎の管理情報を保
持するアドレスアレイを有し、実行しようとすみマイク
ロ命令語が含まれるブロックが前記制御記憶に存在する
かどうかを試験し存在しなかった場合には、二次記憶か
ら前記制御記憶にブロックをロードしてマイクロ命令語
を実行するようなキャシュ方式を採用したマイクロプロ
グラム制御装置に、現在実行中のブロックの次のブロッ
クアドレスを計算し、保持するレジスレを設け、次のブ
ロックアドレスを保持する前記レジスタによシ前記アド
レスアレイヲ参照して現在実行中のブロックの次のブロ
ックが前記制御記憶′に存在しなかった場合に現在実行
中のブロックのマイクロプログラムの実行と並行して、
次のブロックの先取シを行うように構成される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示すマイクロプログラム制御装置は、制御記憶
１，１′と、アドレスアレイ２，２′と、マイクロ命令
語アドレスレジスタ３と、ネクストブロックアドレスレ
ジスタ４と、制御回路６と、比較回路７ 、７’ 、
８ 、８’とを含んで構成される。
１，１′と、アドレスアレイ２，２′と、マイクロ命令
語アドレスレジスタ３と、ネクストブロックアドレスレ
ジスタ４と、制御回路６と、比較回路７ 、７’ 、
８ 、８’とを含んで構成される。
制御記憶１および１′は複数のマイクロ命令語を１ブロ
ツクとして複数個のブロックを格納可能な制御記憶であ
シ、アドレスアレイ２，２′は前記制御記憶１．１′の
それぞれに対応しておかれ、制御記憶１．１′に記憶さ
れる単位であるブロック毎の管理情報でしるブロックナ
ンバーを保持している。
ツクとして複数個のブロックを格納可能な制御記憶であ
シ、アドレスアレイ２，２′は前記制御記憶１．１′の
それぞれに対応しておかれ、制御記憶１．１′に記憶さ
れる単位であるブロック毎の管理情報でしるブロックナ
ンバーを保持している。
ネクストアドレスレジスタ４は、現在実行中のマイクロ
命令語を指示するマイクロ命令語アドレスを格納するマ
イクロ命令語アドレスレジスタ３に格納されているブロ
ックアドレスを加算回路５で＋１だけ加算して得られた
ネクストブロックアドレスを格納するネクストブロック
アドレスレジスタであバ制御回路６はマイクロプログラ
ム制御装置全体、特に、ブロックロードを制御するため
の制御回路である。また、比較回路７，７′は、実行し
ようとするマイクロ命令語を含むブロックのブロックナ
ンバーと、アドレスアレイ２ 、２’−６−ら読み出さ
れたプロックナンノ（−とを比較し該ブロックが制御記
憶に存在するかどうかを試験するだめの比較回路である
。
命令語を指示するマイクロ命令語アドレスを格納するマ
イクロ命令語アドレスレジスタ３に格納されているブロ
ックアドレスを加算回路５で＋１だけ加算して得られた
ネクストブロックアドレスを格納するネクストブロック
アドレスレジスタであバ制御回路６はマイクロプログラ
ム制御装置全体、特に、ブロックロードを制御するため
の制御回路である。また、比較回路７，７′は、実行し
ようとするマイクロ命令語を含むブロックのブロックナ
ンバーと、アドレスアレイ２ 、２’−６−ら読み出さ
れたプロックナンノ（−とを比較し該ブロックが制御記
憶に存在するかどうかを試験するだめの比較回路である
。
尚、第１図に示す実施例の場合、制御記憶は２個で構成
されているものとしている。
されているものとしている。
次に、第１図に示すマイクロ不ログラム制御装置の動作
について説明する。
について説明する。
今、実行しようとするマイクロ命令語を指示するマイク
ロ命令語アドレスがマイクロ命令語アドレスレジスタ３
にセットされる。このマイクロ命令語アドレスは、ブロ
ックナンノ＜−１３とブロックアドレス１１とブロック
内アドレスとで構成されている。このマイクロ命令語ア
ドレスレジスタ３に格納されているブロックアドレス１
１によシアドレスアレイ２，２′のアドレス入力端子Ｘ
１゜Ｘ １’から参照され、このアドレスアレイ２，２
′の出力端子Ｘ２．Ｘ２／からブロックナンバー１９゜
１９′が出力される。ブロックナンバー１９ 、 ｌ
９’はブロックアドレス１１で指定された制御記憶１゜
１′のブロック格納エリアに格納されているブロックナ
ンバーである。
ロ命令語アドレスがマイクロ命令語アドレスレジスタ３
にセットされる。このマイクロ命令語アドレスは、ブロ
ックナンノ＜−１３とブロックアドレス１１とブロック
内アドレスとで構成されている。このマイクロ命令語ア
ドレスレジスタ３に格納されているブロックアドレス１
１によシアドレスアレイ２，２′のアドレス入力端子Ｘ
１゜Ｘ １’から参照され、このアドレスアレイ２，２
′の出力端子Ｘ２．Ｘ２／からブロックナンバー１９゜
１９′が出力される。ブロックナンバー１９ 、 ｌ
９’はブロックアドレス１１で指定された制御記憶１゜
１′のブロック格納エリアに格納されているブロックナ
ンバーである。
このブロックナンバー１９ 、１９’はマイクロ命令語
アドレスレジスタ３内のブロックナンバー１３と比較回
路７，７′で比較され一致した場合には一致信号１７を
出力して今実行しようとするマイクロ命令語を含むブロ
ックが一致がとれた方の制御記憶１又は１′に存在する
ことを意味し、マイクロ命令語はブロックアドレス１１
とブロック内アドレスとからなる制御記憶アドレスｌＯ
にもとづいて制御記憶１又は１１から読み出されそのま
ま実行される。
アドレスレジスタ３内のブロックナンバー１３と比較回
路７，７′で比較され一致した場合には一致信号１７を
出力して今実行しようとするマイクロ命令語を含むブロ
ックが一致がとれた方の制御記憶１又は１′に存在する
ことを意味し、マイクロ命令語はブロックアドレス１１
とブロック内アドレスとからなる制御記憶アドレスｌＯ
にもとづいて制御記憶１又は１１から読み出されそのま
ま実行される。
しかし比較回路７および７′のいずれででも一致がとれ
なかった場合は、一致信号１７ 、１７’が出力されず
制御回路６へその旨通知されマイクロ命令語の実行は抑
止される。側倒回路６は、一致信号１７ 、 Ｌ ７’
が供給されないことによシ、マイク口命令語アドレスレ
ジスタ３から出力されているブロックナンバー１３とブ
ロックアドレス１１とからなるブロック単位アドレス１
２にもとづいて、主記憶アドレスを作成し主記憶装置Ｍ
Ｍから制御記憶１，１′にブロックロードを実行する。
なかった場合は、一致信号１７ 、１７’が出力されず
制御回路６へその旨通知されマイクロ命令語の実行は抑
止される。側倒回路６は、一致信号１７ 、 Ｌ ７’
が供給されないことによシ、マイク口命令語アドレスレ
ジスタ３から出力されているブロックナンバー１３とブ
ロックアドレス１１とからなるブロック単位アドレス１
２にもとづいて、主記憶アドレスを作成し主記憶装置Ｍ
Ｍから制御記憶１，１′にブロックロードを実行する。
ロードされたブロックはある条件のもとて制御記憶１又
は１′のいずれかのコンパートメントを選択して格納さ
れ、アドレスアレイ２又は２′にも該ブロックのブロッ
クナンバーが保持される。
は１′のいずれかのコンパートメントを選択して格納さ
れ、アドレスアレイ２又は２′にも該ブロックのブロッ
クナンバーが保持される。
格納が完了するとマイクロプログラムの再開を起動する
ように制御される。
ように制御される。
以上は、分岐命令などのため１；ブロックの先取υが行
われえなかった場合である。
われえなかった場合である。
次に、先取シが行なわれる場合について説明する。
現在実行中のアドレスが保持されているマイクロ命令語
アドレスレジスタ３から出力されるブロック単位アドレ
ス１２を加算器５で＋１して得られたブロック単位アド
レス１４がネクストブロックアドレスレジスタ４に格納
される。ネクストプス入力端子Ｙ、、Ｙ、／から参照さ
れ、このアドレスアレイ２，２′の出力端子Ｙ２．Ｙ２
′からブロックナンバー２０．２０’が出力され、ネク
ストブロックアドレスレジスタ４から出力されているブ
ロックナンバー１５と比較回路８，８′で比較され一致
した場合には一致信号１８ 、１８’が出力されて現在
実行中のブロックの次のブロックが比較回路８又は８′
の一致がとれた方の制御記憶１又は１′に存在すること
を意味する。
アドレスレジスタ３から出力されるブロック単位アドレ
ス１２を加算器５で＋１して得られたブロック単位アド
レス１４がネクストブロックアドレスレジスタ４に格納
される。ネクストプス入力端子Ｙ、、Ｙ、／から参照さ
れ、このアドレスアレイ２，２′の出力端子Ｙ２．Ｙ２
′からブロックナンバー２０．２０’が出力され、ネク
ストブロックアドレスレジスタ４から出力されているブ
ロックナンバー１５と比較回路８，８′で比較され一致
した場合には一致信号１８ 、１８’が出力されて現在
実行中のブロックの次のブロックが比較回路８又は８′
の一致がとれた方の制御記憶１又は１′に存在すること
を意味する。
しかし、比較回路８．８′のいずれからも一致信号１８
、１８’が出力されなかった場合には制御回路６にそ
の旨通知され制御回路６はブロックの先取を実行する。
、１８’が出力されなかった場合には制御回路６にそ
の旨通知され制御回路６はブロックの先取を実行する。
ブロックの先取は制御回路６により主記憶装置ＭＭから
ロードされる。
ロードされる。
なお、第１図に示す実施例の場合には、現在実行中のブ
ロックが存在する制御記憶以外の制御記憶へ先取シした
ブロックをロードするように制御される。
ロックが存在する制御記憶以外の制御記憶へ先取シした
ブロックをロードするように制御される。
このようにして次のブロックの先取りを行なうがマイク
ロプログラムが現在実行中のブロックを終了し次のブロ
ックのマイクロ命令語を実行しようとした場合は既に制
御記憶１又は１′に該ブロックが存在するか又は先取中
であるため、次のマイクロ命令語の読み出し時点からブ
ロックのロードを開始する必要がないためマイクロプロ
グラムの実行時間は短縮される。
ロプログラムが現在実行中のブロックを終了し次のブロ
ックのマイクロ命令語を実行しようとした場合は既に制
御記憶１又は１′に該ブロックが存在するか又は先取中
であるため、次のマイクロ命令語の読み出し時点からブ
ロックのロードを開始する必要がないためマイクロプロ
グラムの実行時間は短縮される。
ところがもし現在実行中のブロックの次のブロックが実
行されず別のブロックへブランチした場合には該ブロッ
クのマイクロ命令語を実行するが該ブロックが制御記憶
に存在しなかった場合にはブロック先取中であれば先取
シ動作をキャンセルし該ブロックのロードを開始するよ
うに制御され乙。
行されず別のブロックへブランチした場合には該ブロッ
クのマイクロ命令語を実行するが該ブロックが制御記憶
に存在しなかった場合にはブロック先取中であれば先取
シ動作をキャンセルし該ブロックのロードを開始するよ
うに制御され乙。
また、シーケンスによりては先取シを行なうことによシ
、制御記憶のヒツト率が低下するおそれもあるがこのよ
うな場合はフリップフロップ等を設けて、先取り動作の
可能状態と不可能状態とを分ければよい。
、制御記憶のヒツト率が低下するおそれもあるがこのよ
うな場合はフリップフロップ等を設けて、先取り動作の
可能状態と不可能状態とを分ければよい。
本発明のマイクロプログラム制御装置は、ネクストブロ
ックアドレスレジスタに格納されているブロックナンバ
ーとアドレスアレイから読み出したブロックナンバーと
を比較するだめの比較回路とを追加することによυ、現
在実行中のマイクロ命令語の次に実行するマイクロ命令
語が制御記憶に記憶されていないときに、この次に実行
するマイクロ命令語を含むブロックのロードを先行する
マイクロ命令語の実行が終了して轟該マイクロ命令語を
読み出すときに記憶されていないことが検出されてロー
ドする代りに先行するマイクロ命令語の実行と並行して
ロードできるため、ブロックロードのためにマイクロ命
令の実行が待たされなくてすむのでマイクロプログラム
の実行時間を短縮できるという効果がある。
ックアドレスレジスタに格納されているブロックナンバ
ーとアドレスアレイから読み出したブロックナンバーと
を比較するだめの比較回路とを追加することによυ、現
在実行中のマイクロ命令語の次に実行するマイクロ命令
語が制御記憶に記憶されていないときに、この次に実行
するマイクロ命令語を含むブロックのロードを先行する
マイクロ命令語の実行が終了して轟該マイクロ命令語を
読み出すときに記憶されていないことが検出されてロー
ドする代りに先行するマイクロ命令語の実行と並行して
ロードできるため、ブロックロードのためにマイクロ命
令の実行が待たされなくてすむのでマイクロプログラム
の実行時間を短縮できるという効果がある。
すなわち、本発明のマイクロプログラム制御装置は、制
御記憶をキャシュ化しかつ次に実行するであろうブロッ
クの先取シを可能にすることによジブロックロードに要
する時間を無視−１：次は短縮することが可能となシマ
イクロプログラム実行時間が短縮でき性能の向上が達成
できるという効果がある。
御記憶をキャシュ化しかつ次に実行するであろうブロッ
クの先取シを可能にすることによジブロックロードに要
する時間を無視−１：次は短縮することが可能となシマ
イクロプログラム実行時間が短縮でき性能の向上が達成
できるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
１．１′・・・・・・制御記憶、２．２’・・・・・・
アドレスアレイ、３・・・・・・マイクロ命令語アドレ
スレジスタ、４・・・・・・ネクストブロックアドレス
レジスタ、５・・・・・・加算器、６・・・・・・制御
回路、７．７’、８．８’・・・・・・比較回路、ＭＭ
・・・・・・主記憶装置、ｌＯ・・・・・・制御記憶ア
ドレス、１１．１６・・・・・・ブロックアドレス、１
２゜１４・・・・・・ブロック単位アドレス、１３，１
５．１９７１９’、２０，２０’・・・・・・ブロック
ナンバー、１７゜１７’、１８．１８’・・・・・・一
致信号。
アドレスアレイ、３・・・・・・マイクロ命令語アドレ
スレジスタ、４・・・・・・ネクストブロックアドレス
レジスタ、５・・・・・・加算器、６・・・・・・制御
回路、７．７’、８．８’・・・・・・比較回路、ＭＭ
・・・・・・主記憶装置、ｌＯ・・・・・・制御記憶ア
ドレス、１１．１６・・・・・・ブロックアドレス、１
２゜１４・・・・・・ブロック単位アドレス、１３，１
５．１９７１９’、２０，２０’・・・・・・ブロック
ナンバー、１７゜１７’、１８．１８’・・・・・・一
致信号。
Claims (1)
- 第１のブロックナンバーと第１のブロックアドレスとブ
ロック内アドレスとからなるマイクロ命令語アドレスを
格納するマイクロ命令語アドレスレジスタと、第２のブ
ロックナンバーと第２のブロックアドレスからなシ前記
第１のブロックナンバーと前記第１のブロックアドレス
からなる第１のブロック単位アドレスで指示されるブロ
ックの次のブロックを指示する第２のブロック単位アド
レスを格納するネクストブロックアトレムレジスタと、
それぞれ複数のブロックナンバーを記憶し前記第１のブ
ロックアドレスにもとづいて読み出した第３のブロック
ナンバーおよび前記第２のブロックアドレスにもとづい
て読み出した第４のブロックナンバーを出力する複数の
アドレスアレイと、前記アドレスアレイのそれぞれに対
応して設けられ前記第１のブロックナンバーと前記第３
のブロックナンバーとの比較結果が一致しているときに
第１の一致信号を出力する複数の第１の比較回路と、前
記アドレスアレイのそれぞれに対応して設けられ各ブロ
ックが複数のマイクロ命令語で構成される複数のブロッ
クを記憶し前記第１の一致信号が出力されたときに前記
第１のブロックアドレスと前記ブロック内アドレスとか
らなる制御記憶アドレスにもとづいて読み出した実行す
べきマイクロ命令語を出力する複数の制御記憶と、前記
アドレスアレイのそれぞれに対応して設けられ前記第２
のブロックナンバーと前記第４のブロックナンバーとの
比較結果が一致しているときに第２の一致信号を出力す
る複数の第２の比較回路と、前記第１の一致信号がいず
れの前記第１の比較回路からも出力されないときに前記
第１のブロック単位アドレスで指示されるブロックを主
記憶装置から読み出して前記制御記憶のいずれかにロー
ドし前記第２の一致信号がいずれの前記第２の比較回路
からも出力されないときに前記第２のブロック単位アド
レスで指示されるブロックを前記主記憶装置から読み出
して前記制御記憶のいずれかにロードする制御回路とを
含むことを特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064082A JPS59189446A (ja) | 1983-04-12 | 1983-04-12 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064082A JPS59189446A (ja) | 1983-04-12 | 1983-04-12 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59189446A true JPS59189446A (ja) | 1984-10-27 |
Family
ID=13247801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064082A Pending JPS59189446A (ja) | 1983-04-12 | 1983-04-12 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189446A (ja) |
-
1983
- 1983-04-12 JP JP58064082A patent/JPS59189446A/ja active Pending
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