JPS59189665A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59189665A JPS59189665A JP58064762A JP6476283A JPS59189665A JP S59189665 A JPS59189665 A JP S59189665A JP 58064762 A JP58064762 A JP 58064762A JP 6476283 A JP6476283 A JP 6476283A JP S59189665 A JPS59189665 A JP S59189665A
- Authority
- JP
- Japan
- Prior art keywords
- region
- resistance
- electrode
- transistor
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は半導体集積回路装置（以後、ＩＣと呼ぶ） Ｖ
Ｃ関し、特ＶＣ高周波用ｉＣや低雑音特性全要求される
低周波前置増巾ＩＣの入力破壊防止に関するものである
。
Ｃ関し、特ＶＣ高周波用ｉＣや低雑音特性全要求される
低周波前置増巾ＩＣの入力破壊防止に関するものである
。
高周波用ＩＣや低周波前置増巾ｘｃｖｃおいては、初段
回路の構成、性能がＩＣ全体の特性全左右することが少
なくない。例えば、増巾回路の雑音特性は、初段州中部
の雑音特性が支配的である。従っテ、初段州中部に用い
られるトランジスタは、高い電流増巾率を有し、かつベ
ース広がり抵抗（ｒｂｂ’）の低いものが必要とされ、
その具体的な形状として、丸形エミッタ、丸形ベースを
有するトランジスタや、複数個のベース電極を有するマ
ルチベーストランジスタが使用されている０通常、これ
らトランジスタのベース電極部は直接、ＩＣ外部の入力
端子ＶＣ接続されることが望ましいが、入力端子ＶＣ印
加される種々の異常電圧により、 ）ランジスタの劣
化あるいは破壊から傑物するための対策が必要であり１
保護用抵抗、ダイオード等が用いられる。
回路の構成、性能がＩＣ全体の特性全左右することが少
なくない。例えば、増巾回路の雑音特性は、初段州中部
の雑音特性が支配的である。従っテ、初段州中部に用い
られるトランジスタは、高い電流増巾率を有し、かつベ
ース広がり抵抗（ｒｂｂ’）の低いものが必要とされ、
その具体的な形状として、丸形エミッタ、丸形ベースを
有するトランジスタや、複数個のベース電極を有するマ
ルチベーストランジスタが使用されている０通常、これ
らトランジスタのベース電極部は直接、ＩＣ外部の入力
端子ＶＣ接続されることが望ましいが、入力端子ＶＣ印
加される種々の異常電圧により、 ）ランジスタの劣
化あるいは破壊から傑物するための対策が必要であり１
保護用抵抗、ダイオード等が用いられる。
例えば、第１図に示すような回路構成の入力段において
は、トランジスタ６のベースに接続された入力端子５が
電源端子１と短絡した場合、あるいは端子５ ＩＣ正の
静電パルスが印加された場合、入力端子５から入カドラ
ンジスタロのベース・エミッタ間全通る電流経路７を介
して過大電流が流れ、トランジスタ６０ベース・エミッ
タ間接合の劣化、破壊音生ずる。尚、第１図において、
２は電流源として働ら（ＰＮＰ）ランジスタ、３は負荷
抵抗、そして４は次段へ接続される初段の出力端子であ
り、この出力端子は集積回路内に構成されている。
は、トランジスタ６のベースに接続された入力端子５が
電源端子１と短絡した場合、あるいは端子５ ＩＣ正の
静電パルスが印加された場合、入力端子５から入カドラ
ンジスタロのベース・エミッタ間全通る電流経路７を介
して過大電流が流れ、トランジスタ６０ベース・エミッ
タ間接合の劣化、破壊音生ずる。尚、第１図において、
２は電流源として働ら（ＰＮＰ）ランジスタ、３は負荷
抵抗、そして４は次段へ接続される初段の出力端子であ
り、この出力端子は集積回路内に構成されている。
従って、このような場合、保護ダイオード８゜保護抵抗
９全第２図のように配置して、入力端子５の電位全フラ
ングし、かつ電流径路７？介する流入電流の制限を行な
う、抵抗９はトランジスタｌのベースと入力端子５との
間に接続され、ダイオード８は入力端子５−電源端子１
間に接続される。
９全第２図のように配置して、入力端子５の電位全フラ
ングし、かつ電流径路７？介する流入電流の制限を行な
う、抵抗９はトランジスタｌのベースと入力端子５との
間に接続され、ダイオード８は入力端子５−電源端子１
間に接続される。
同様ＶＣ，第３図のような回路構成では、トランジスタ
１１のベースに接続された入力端子１５のグランド電位
への短絡や負の静電パルスＶこより、トランジスタ１１
０ベース・コレクタ間を介する電流径路１６を通じて過
大電流が流れる。第３図において、１２はＩＣ内の次段
用出力端子、１３は負荷抵抗、そして１４は電流源とし
て働ら（ＮＰＮトランジスタ全それぞれ示す。このため
、第４図に示す如く、保護ダイオード１８．保護抵抗１
７を接続して第２図と同じように保護している。
１１のベースに接続された入力端子１５のグランド電位
への短絡や負の静電パルスＶこより、トランジスタ１１
０ベース・コレクタ間を介する電流径路１６を通じて過
大電流が流れる。第３図において、１２はＩＣ内の次段
用出力端子、１３は負荷抵抗、そして１４は電流源とし
て働ら（ＮＰＮトランジスタ全それぞれ示す。このため
、第４図に示す如く、保護ダイオード１８．保護抵抗１
７を接続して第２図と同じように保護している。
しかしながら、第２図２第４図の回路ＶＣおいては、保
護抵抗９．１７は、初段トランジスタ６゜１４のベース
抵抗となり、この結果、雑音特性を悪化させる。よって
、電気的特性の面からはできるかぎり低抵抗であること
が望ましく、逆ＶＣ電流制限の効果からは、できるかぎ
り高抵抗であることが好ましい。
護抵抗９．１７は、初段トランジスタ６゜１４のベース
抵抗となり、この結果、雑音特性を悪化させる。よって
、電気的特性の面からはできるかぎり低抵抗であること
が望ましく、逆ＶＣ電流制限の効果からは、できるかぎ
り高抵抗であることが好ましい。
このようｒＣ１従来の方法Ｖこおいては、保護抵抗の抵
抗値の設計が電気的特性、入力回路保護効果の両面に満
足するように行なわなければならないという欠点を有し
、電気的特性全優先すると保護効果は充分でなかった。
抗値の設計が電気的特性、入力回路保護効果の両面に満
足するように行なわなければならないという欠点を有し
、電気的特性全優先すると保護効果は充分でなかった。
不発明の目的は、通電動作時においては電気的特性への
影響が少なく１反面、電流制限時ＶＣは十分な制限効果
？得られる入力保護回路全もった半導体装置ケ提供する
ことＶＣある。
影響が少なく１反面、電流制限時ＶＣは十分な制限効果
？得られる入力保護回路全もった半導体装置ケ提供する
ことＶＣある。
本発明（は、電流制限用の抵抗を半導体基板内に形成さ
れた抵抗領域と半導体基板上ＶＣ形成された抵抗領域と
を並列接続して構成し、かつ基板の抵抗領域の抵抗値を
入力端子ＶＣ応じて変化させること全特徴とする。
れた抵抗領域と半導体基板上ＶＣ形成された抵抗領域と
を並列接続して構成し、かつ基板の抵抗領域の抵抗値を
入力端子ＶＣ応じて変化させること全特徴とする。
以下１図面を参照して不発明の実施例を詳細に説明する
。
。
本発明の一実施例を示す平面図および断面図を第５図（
ａ）および（ｂ） ｖｃそれぞれ示す。第５図で示され
た半導体装置は次のように形成される。
ａ）および（ｂ） ｖｃそれぞれ示す。第５図で示され
た半導体装置は次のように形成される。
まず、比抵抗１〜３Ω−ｃｍ程度のＰ型基板１９上に使
用目的に応じた適当な比抵抗（０５〜４Ω−ｃｍ程度）
全有するＮ型エピタキシャル層２０を形成する。次に、
Ｎ型エピタキシャル層２ｏの表面よりＰ型不純物例えば
ボロンを拡散あるいはイすン注入することＶＣより、層
抵抗の比較的高い（例えば３にΩ／口程度）Ｐ型半導体
領域２１を形成し、その表面および前記Ｎ型エピタキシ
ャル層２００表面に絶縁被膜例えば熱酸化してシリコン
酸化膜２２を形成する。しかる後に、多結晶シリコン薄
膜會シリコン酸化膜２２上に選択的に形成し。
用目的に応じた適当な比抵抗（０５〜４Ω−ｃｍ程度）
全有するＮ型エピタキシャル層２０を形成する。次に、
Ｎ型エピタキシャル層２ｏの表面よりＰ型不純物例えば
ボロンを拡散あるいはイすン注入することＶＣより、層
抵抗の比較的高い（例えば３にΩ／口程度）Ｐ型半導体
領域２１を形成し、その表面および前記Ｎ型エピタキシ
ャル層２００表面に絶縁被膜例えば熱酸化してシリコン
酸化膜２２を形成する。しかる後に、多結晶シリコン薄
膜會シリコン酸化膜２２上に選択的に形成し。
Ｎ型不純物例えばリン全導入して高濃度Ｎ型多結晶シリ
コン薄膜領域２３を設ける。次に、本装置の表面全体に
絶縁被膜としてのシリコン酸化膜２４を例えばＣＶＤ法
などにより形成し、Ｐ型不純物領域２１および高濃度Ｎ
型多結晶シリコン薄膜領域２３の両端に電極部を設ける
ためＶＣ開口部２５全設ける。次に、開口部２５および
高濃度Ｎ型多結晶シリコン薄膜２４＠上の絶縁被膜２４
上に低抵抗物質例えばアルミニウムを選択的に形成して
電極部２６−１．２６−２および２７を得る。尚、第５
図（ａ） ＶＣＵシリコン収１１１Ｓ膜２２および２４
は図示していない。また、エピタキシャル＃２ｏｖｃＢ
トランジスタや抵抗等の他の素子も形成されるものであ
る。
コン薄膜領域２３を設ける。次に、本装置の表面全体に
絶縁被膜としてのシリコン酸化膜２４を例えばＣＶＤ法
などにより形成し、Ｐ型不純物領域２１および高濃度Ｎ
型多結晶シリコン薄膜領域２３の両端に電極部を設ける
ためＶＣ開口部２５全設ける。次に、開口部２５および
高濃度Ｎ型多結晶シリコン薄膜２４＠上の絶縁被膜２４
上に低抵抗物質例えばアルミニウムを選択的に形成して
電極部２６−１．２６−２および２７を得る。尚、第５
図（ａ） ＶＣＵシリコン収１１１Ｓ膜２２および２４
は図示していない。また、エピタキシャル＃２ｏｖｃＢ
トランジスタや抵抗等の他の素子も形成されるものであ
る。
この様な構造Ｖこおいて、電極部２６−１’（ｒ第１図
乃至第４図で示した入力端子５．１５ＶＣ，もう一方の
電極２６−２に人力トランジスタ２，１１のベースにそ
れぞれ接続し、さらに電極部２７を特定の電位に固定し
て入力回路における過電流制限素子とする。この場合、
電極部２７は電源電圧より低い電位に設定されることが
必要である。しタカっテ、電極２７は入力トランジスタ
のベースに接続されている電極２６−２に接続して、第
６図の如き構造とすることも可能である。
乃至第４図で示した入力端子５．１５ＶＣ，もう一方の
電極２６−２に人力トランジスタ２，１１のベースにそ
れぞれ接続し、さらに電極部２７を特定の電位に固定し
て入力回路における過電流制限素子とする。この場合、
電極部２７は電源電圧より低い電位に設定されることが
必要である。しタカっテ、電極２７は入力トランジスタ
のベースに接続されている電極２６−２に接続して、第
６図の如き構造とすることも可能である。
かかる構造および接続関係の過電流制限素子を有する半
碑体釦ＩＣおいて、いま、通常動作時全仮定すると、入
力端子に接続された電極２６−１に加えられる信号は比
較的微弱であり、ベース端子側の電極２６−２との電位
差はそれほど高くない。したがって、電極２７とその直
下の尚濃度〜型多結晶シリコン薄膜領域２３との電界は
弱く・多結晶シリコン薄膜領域２３とその上部の絶縁被
膜２４との界面より多結晶シリコン薄膜領域２３側に広
がる空乏層は無視てきうるものである。よって、この時
の電極２６−１および２６−２両端の抵抗は、Ｐ型半導
体領域２１と高濃度Ｎ型多結晶シリコン薄膜領域２３と
の合成抵抗分であって十分低い抵抗値が得られる。っま
シ、初段トランジスタのベース抵抗増加分は、無視でき
る程度である。
碑体釦ＩＣおいて、いま、通常動作時全仮定すると、入
力端子に接続された電極２６−１に加えられる信号は比
較的微弱であり、ベース端子側の電極２６−２との電位
差はそれほど高くない。したがって、電極２７とその直
下の尚濃度〜型多結晶シリコン薄膜領域２３との電界は
弱く・多結晶シリコン薄膜領域２３とその上部の絶縁被
膜２４との界面より多結晶シリコン薄膜領域２３側に広
がる空乏層は無視てきうるものである。よって、この時
の電極２６−１および２６−２両端の抵抗は、Ｐ型半導
体領域２１と高濃度Ｎ型多結晶シリコン薄膜領域２３と
の合成抵抗分であって十分低い抵抗値が得られる。っま
シ、初段トランジスタのベース抵抗増加分は、無視でき
る程度である。
しかしながら、入力端子側になんらかの異常状態によジ
高い電位が印加された場合、入力端子側電極２６−１は
それＶＣ追従して電位が上昇し始める。一方、初段トラ
ンジスタ側電極２６−２はほぼトランジスタのベース電
位に固定されている。
高い電位が印加された場合、入力端子側電極２６−１は
それＶＣ追従して電位が上昇し始める。一方、初段トラ
ンジスタ側電極２６−２はほぼトランジスタのベース電
位に固定されている。
したがって、第５図、第６図の双方において、電極２７
と直下の多結晶シリコン薄膜領域２３との電界が上昇し
、それＶＣつれ多結晶シリコン薄膜領域２３内部に空乏
層が広が９両端間の抵抗が増加し始め、Ｐ型半導体領域
２１との合成抵抗も同時に増加する。そして、多結晶シ
リコン薄膜領域２３の高電位０１ｌｌ’（電極２６−１
）で、空乏層が多結晶シリコン薄膜領域２３底部まで
達すると、その抵抗は無限大となり、Ｐ型半導体領域２
１の抵抗１［自。
と直下の多結晶シリコン薄膜領域２３との電界が上昇し
、それＶＣつれ多結晶シリコン薄膜領域２３内部に空乏
層が広が９両端間の抵抗が増加し始め、Ｐ型半導体領域
２１との合成抵抗も同時に増加する。そして、多結晶シ
リコン薄膜領域２３の高電位０１ｌｌ’（電極２６−１
）で、空乏層が多結晶シリコン薄膜領域２３底部まで
達すると、その抵抗は無限大となり、Ｐ型半導体領域２
１の抵抗１［自。
にまで達する・つまり、電極２６−１側に異常電圧が印
加されると、それＶＣ応じて抵抗値が増加する。
加されると、それＶＣ応じて抵抗値が増加する。
このように、通常時ＶＣは十分低く、異状電圧印加時Ｖ
Ｃは十分高い抵抗値をそれぞれ有Ｔる過大電流制限用素
子を実現できる。
Ｃは十分高い抵抗値をそれぞれ有Ｔる過大電流制限用素
子を実現できる。
さらに、Ｎ型エピタキシャル領域２０？：電源電圧ニハ
イアスすることにより、Ｎ型エピタキシャル領域２（ｌ
陰極側、Ｐ型半導体領域２１を陽極側とそれぞれとする
ダイオード構造が得られるので第２図、第４−図で示し
たダイオード８．１８も構成される。つまジ、本発明の
半導体装置を入力端子と初段トランジスタのベース間に
接続するだけで、通常動作時には電気的特性ＶＣ悪影響
？与えない、効果の大きい入力回路保護装置が得られる
。
イアスすることにより、Ｎ型エピタキシャル領域２（ｌ
陰極側、Ｐ型半導体領域２１を陽極側とそれぞれとする
ダイオード構造が得られるので第２図、第４−図で示し
たダイオード８．１８も構成される。つまジ、本発明の
半導体装置を入力端子と初段トランジスタのベース間に
接続するだけで、通常動作時には電気的特性ＶＣ悪影響
？与えない、効果の大きい入力回路保護装置が得られる
。
Ｐ型半導体領域２１は高抵抗であることが望ましいが、
層抵抗上あ壕り高抵抗領域が得られない場合は、ｉ；３
７図に示すように、領域２１を蛇行して形成アれば必要
とする抵抗値を得ることが容易である。
層抵抗上あ壕り高抵抗領域が得られない場合は、ｉ；３
７図に示すように、領域２１を蛇行して形成アれば必要
とする抵抗値を得ることが容易である。
本発明で示されｆｃ電流制限抵抗はトランジスタと同一
絶縁領域内ＶＣ形成することも可能である。
絶縁領域内ＶＣ形成することも可能である。
丁なわち、第８図に示すようＶＣ，領域２１は抵抗領域
となると共ｖｃＮＰＮ）ランジスタのベース領域となり
、エミッタ領域３０がその中に形成されている。領域２
０は高濃度絶縁Ｐ 領域２９ＶＣよって他から絶縁され
、又、基板１９との境界部には埋込み領域２８が形成さ
れている。領域２０ ＶＣはコレクタコンタクト領域３
３が形成すれ、これからコレクタ電極３２が導出されて
いる。エミッタ′１極３１がエミッタ領域３０ＶＣ形成
されている。
となると共ｖｃＮＰＮ）ランジスタのベース領域となり
、エミッタ領域３０がその中に形成されている。領域２
０は高濃度絶縁Ｐ 領域２９ＶＣよって他から絶縁され
、又、基板１９との境界部には埋込み領域２８が形成さ
れている。領域２０ ＶＣはコレクタコンタクト領域３
３が形成すれ、これからコレクタ電極３２が導出されて
いる。エミッタ′１極３１がエミッタ領域３０ＶＣ形成
されている。
上述した実施例では、入力端子に高電圧が印加された場
合について述べたが、入力端子に負の電圧が印加された
時の初段トランジスタ保護のためＶＣは、高濃度Ｎ型多
結晶シリコン薄膜領域２３を高濃度Ｐ型多結晶シリコン
薄膜領域とし、電極２７紮初段トランジスタのベース電
位あるｂは電源電圧ｖＣすることにより、同等の効果が
得られる。また、Ｐ型半導体領域２１’ｚＮ型半導体領
域と１−ることＶＣよって保護ダイオードの効果をもた
せることも可能である。
合について述べたが、入力端子に負の電圧が印加された
時の初段トランジスタ保護のためＶＣは、高濃度Ｎ型多
結晶シリコン薄膜領域２３を高濃度Ｐ型多結晶シリコン
薄膜領域とし、電極２７紮初段トランジスタのベース電
位あるｂは電源電圧ｖＣすることにより、同等の効果が
得られる。また、Ｐ型半導体領域２１’ｚＮ型半導体領
域と１−ることＶＣよって保護ダイオードの効果をもた
せることも可能である。
第１図は代表的な増巾回路初段部を示す回路図、第２図
は第１図の回路に初段トランジスタ保護用素子全追加し
た回路図、第３図は、代表的な他の増巾回路初段部全示
す回路図、第４図は第３図の回＠ＶＣ初段トランジスタ
保護用素子を追加した回路図、第５図（ａ）、 （ｂ）
はそれぞれ本発明の一実施例の平面図および断面図、第
６図は不発明の第２の実施例を示す断面図、第７図は本
発明の第３の実施例を示す断面図、第８図は本発明の第
４の実施例？示ア断面図である。 １．１０は電源端子、２．１４は電流源として働ら（Ｐ
ＮＰ）ランジスタ、３．１３は負荷抵抗、４．１２は出
力端子、５．１５は入力端子、６゜１１は初段増巾用Ｎ
ＰＮ）ランジスタ、７．１６は入力端子より流入する過
大電流経路、８．１８は保護ダイオード、９．１７は保
護抵抗、１９はＰ型基板、２０はＮ型エピタキシャル層
、２１はＰ型牛尋体領域、２２はシリコン酸１ヒ膜、２
３は尚濃度Ｎ型多結晶シリコン薄膜領域、２４は酸化膜
、２５に電極形成用開口部、２６−１．２６−２は電極
部、２７は電極部、２８は高濃度埋入みＮ 層、２９は
高濃度絶縁Ｐ 層、３０はエミッタ領域、３１はエミッ
タ電極、３２はコレクタ電第２図 第す図 ／ｑ 第７区
は第１図の回路に初段トランジスタ保護用素子全追加し
た回路図、第３図は、代表的な他の増巾回路初段部全示
す回路図、第４図は第３図の回＠ＶＣ初段トランジスタ
保護用素子を追加した回路図、第５図（ａ）、 （ｂ）
はそれぞれ本発明の一実施例の平面図および断面図、第
６図は不発明の第２の実施例を示す断面図、第７図は本
発明の第３の実施例を示す断面図、第８図は本発明の第
４の実施例？示ア断面図である。 １．１０は電源端子、２．１４は電流源として働ら（Ｐ
ＮＰ）ランジスタ、３．１３は負荷抵抗、４．１２は出
力端子、５．１５は入力端子、６゜１１は初段増巾用Ｎ
ＰＮ）ランジスタ、７．１６は入力端子より流入する過
大電流経路、８．１８は保護ダイオード、９．１７は保
護抵抗、１９はＰ型基板、２０はＮ型エピタキシャル層
、２１はＰ型牛尋体領域、２２はシリコン酸１ヒ膜、２
３は尚濃度Ｎ型多結晶シリコン薄膜領域、２４は酸化膜
、２５に電極形成用開口部、２６−１．２６−２は電極
部、２７は電極部、２８は高濃度埋入みＮ 層、２９は
高濃度絶縁Ｐ 層、３０はエミッタ領域、３１はエミッ
タ電極、３２はコレクタ電第２図 第す図 ／ｑ 第７区
Claims (1)
- 半導体基体内に形成された第１の半導体領域と前記領域
上に絶縁層を介して形成された第２の半導体領域とが並
列に接続され、該第２の半導体領域に対し制御電極層が
設けられていることを特徴と一７６半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064762A JPS59189665A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064762A JPS59189665A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59189665A true JPS59189665A (ja) | 1984-10-27 |
| JPS6410101B2 JPS6410101B2 (ja) | 1989-02-21 |
Family
ID=13267515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064762A Granted JPS59189665A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189665A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313371A (ja) * | 1986-07-03 | 1988-01-20 | Rohm Co Ltd | 半導体装置 |
| FR2634076A1 (en) * | 1988-07-11 | 1990-01-12 | Samsung Electronics Co Ltd | Input detection device making it possible to improve the delay time of the input stage in semiconductor devices |
| JP2011054775A (ja) * | 2009-09-02 | 2011-03-17 | Dainippon Printing Co Ltd | 有機トランジスタ、回路素子及びそれらの製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285125A (ja) * | 1989-04-27 | 1990-11-22 | Sanwa Shutter Corp | 開閉戸付きバルコニー |
-
1983
- 1983-04-13 JP JP58064762A patent/JPS59189665A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313371A (ja) * | 1986-07-03 | 1988-01-20 | Rohm Co Ltd | 半導体装置 |
| FR2634076A1 (en) * | 1988-07-11 | 1990-01-12 | Samsung Electronics Co Ltd | Input detection device making it possible to improve the delay time of the input stage in semiconductor devices |
| JP2011054775A (ja) * | 2009-09-02 | 2011-03-17 | Dainippon Printing Co Ltd | 有機トランジスタ、回路素子及びそれらの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6410101B2 (ja) | 1989-02-21 |
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