JPS59190751A - ビタ−ビ復号器の記憶器更新回路 - Google Patents
ビタ−ビ復号器の記憶器更新回路Info
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- JPS59190751A JPS59190751A JP58064786A JP6478683A JPS59190751A JP S59190751 A JPS59190751 A JP S59190751A JP 58064786 A JP58064786 A JP 58064786A JP 6478683 A JP6478683 A JP 6478683A JP S59190751 A JPS59190751 A JP S59190751A
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- 125000004122 cyclic group Chemical group 0.000 claims abstract description 19
- 230000015654 memory Effects 0.000 claims description 40
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Detection And Correction Of Errors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はビタービ復号器におけるメモリ更新回路に関す
るものである。
るものである。
ディジタル通信において、伝送誤りを減らす方法の一つ
にビタービ復号器がある。ビタービ復号器の動作につい
ては１９７３年３月に米国アイ・イ・イ・イ（ＩＥＢＥ
）より発行されたプロシーデイングス・オブ・ジ・アイ
・イ・イ・イ（Ｐｒｏｃ−ｅｅｄｉｎｇｓ ｏｆ
ｔｈｅ ＩＥＥＥ）の第６１巻第３号の第２６８頁〜
第２７８頁に記載されている論文「ザ・ビタービ・アル
ゴリズムＪ（ＴｈｅＶｉｔ−ｅｒｂｉ Ａｌｇｏｒｉ
ｔｈｍ）＃こ詳細に記されている。
にビタービ復号器がある。ビタービ復号器の動作につい
ては１９７３年３月に米国アイ・イ・イ・イ（ＩＥＢＥ
）より発行されたプロシーデイングス・オブ・ジ・アイ
・イ・イ・イ（Ｐｒｏｃ−ｅｅｄｉｎｇｓ ｏｆ
ｔｈｅ ＩＥＥＥ）の第６１巻第３号の第２６８頁〜
第２７８頁に記載されている論文「ザ・ビタービ・アル
ゴリズムＪ（ＴｈｅＶｉｔ−ｅｒｂｉ Ａｌｇｏｒｉ
ｔｈｍ）＃こ詳細に記されている。
第１図は本発明の適用されるビタービ復号器の一構成例
を示す。復号は次のようにして行われる。
を示す。復号は次のようにして行われる。
端子１０１には符号語が加えられ、１符号語入力毎に１
０２により１０３から得られる候補信号を使って枝メト
リックを計算する。この枝メトリックはメトリック加算
選択器１０４により１０５から得られる各内部状態のメ
トリックと加算され、ある内部状態に至る二つの枝のう
ちメｌ−ＩＪツクの犬なる方が選ばれる。この大きな方
のメトリックは再ひメトリック記憶器１０５に貯えられ
る。このような手順でメトリ）り記憶器は更新される。
０２により１０３から得られる候補信号を使って枝メト
リックを計算する。この枝メトリックはメトリック加算
選択器１０４により１０５から得られる各内部状態のメ
トリックと加算され、ある内部状態に至る二つの枝のう
ちメｌ−ＩＪツクの犬なる方が選ばれる。この大きな方
のメトリックは再ひメトリック記憶器１０５に貯えられ
る。このような手順でメトリ）り記憶器は更新される。
また選はれた枝は枝更新器１０６により、１０７より得
られた過去の枝ζこ追加され再び被記憶器１０７に貯え
られる。
られた過去の枝ζこ追加され再び被記憶器１０７に貯え
られる。
被記憶器１ｏ７からは収束した枝が復号出力として端子
１０８に出力される。１０３ 、１０５ 、１０７には
端子１０９より内部状態のアドレスが加えられる。また
１０５ 、１０７には、復号器の動作開始時に記憶器内
容の初期化信号が端子１１０より加えられる。
１０８に出力される。１０３ 、１０５ 、１０７には
端子１０９より内部状態のアドレスが加えられる。また
１０５ 、１０７には、復号器の動作開始時に記憶器内
容の初期化信号が端子１１０より加えられる。
上記復号過程でのメ） ＩＪツクおよび選択された栂の
記憶器の四％ｌｉは、復号器の入力信号である畳込み符
号の拘束長をＬとすると旧内部状態対（ｉ。
記憶器の四％ｌｉは、復号器の入力信号である畳込み符
号の拘束長をＬとすると旧内部状態対（ｉ。
１−１−２” ” ）、ｉ＝ｏ〜２Ｌ−２−１と、
新内部状態対（２ｉ、２ｉ＋１１．ｉ＝ｏ〜２”−１の
間で行われる。Ｌ＝５の場合について図示すると第２図
のようになる。例えは内部状ＩＩ（０，８） の記憶
内容を基に内部状態（０，１）の記憶内容を更新する。
新内部状態対（２ｉ、２ｉ＋１１．ｉ＝ｏ〜２”−１の
間で行われる。Ｌ＝５の場合について図示すると第２図
のようになる。例えは内部状ＩＩ（０，８） の記憶
内容を基に内部状態（０，１）の記憶内容を更新する。
ところで内部状態（１）は内部状態（２，３）の更新に
も使用される。このため内部状態（０，１）の記憶内容
を更新してしまうと内部状態（２，３）の記憶内容の更
新を正しく行うことができなくなる。
も使用される。このため内部状態（０，１）の記憶内容
を更新してしまうと内部状態（２，３）の記憶内容の更
新を正しく行うことができなくなる。
このような事態を避けるために従来は記憶器を２重化し
、記憶内容の更新を第１の記憶器を面状態とし第２の記
憶器を断状態として、ある更新周期では第１の記憶器か
ら読出し第２の記憶器へ書込み、次の更新周期では第２
の記憶器を面状態として読出し、第１の記憶器へ断状態
を書込むという方法をとっていた。このため、２倍の記
憶器を必要とし、回路規模が大きくなるという欠点があ
った。ただしここでは１符号語入力に対して行う全内部
状態の更新を１更新周期と呼ぶ。
、記憶内容の更新を第１の記憶器を面状態とし第２の記
憶器を断状態として、ある更新周期では第１の記憶器か
ら読出し第２の記憶器へ書込み、次の更新周期では第２
の記憶器を面状態として読出し、第１の記憶器へ断状態
を書込むという方法をとっていた。このため、２倍の記
憶器を必要とし、回路規模が大きくなるという欠点があ
った。ただしここでは１符号語入力に対して行う全内部
状態の更新を１更新周期と呼ぶ。
本発明の目的は従来方法によるこのような欠点を除いた
記憶器更新回路を与えるものである。
記憶器更新回路を与えるものである。
本発明はビタービ復号器のメトリックを貯える記憶器お
よび選択した枝を貯える記憶器の少くとも一方の更新に
使用される。本発明による更新回路においては更新され
るべき内部状態を示すアドレス信号はアドレス変換器に
加えられる。このアドレス変換器は内部状態数分の巡回
型シフトレジスタ群から成り、上記内部状態を示すアド
レス信号に対応した巡回型シフトレジスタの内容を出力
断量とともに更新演算器に印加される。更新演算器の出
力である新記憶内容は前記記憶器へ書込すれる。前記ア
ドレス変換器を構成するソフトレジスタ搏は、１更新周
期毎にそれぞれの内容を巡回シフトされる。以上の構成
により紀ｉ′１￥器の大きさを従来の半分ｌこできる新
なるビタービ復号器の記き換え・た構成も可能である。
よび選択した枝を貯える記憶器の少くとも一方の更新に
使用される。本発明による更新回路においては更新され
るべき内部状態を示すアドレス信号はアドレス変換器に
加えられる。このアドレス変換器は内部状態数分の巡回
型シフトレジスタ群から成り、上記内部状態を示すアド
レス信号に対応した巡回型シフトレジスタの内容を出力
断量とともに更新演算器に印加される。更新演算器の出
力である新記憶内容は前記記憶器へ書込すれる。前記ア
ドレス変換器を構成するソフトレジスタ搏は、１更新周
期毎にそれぞれの内容を巡回シフトされる。以上の構成
により紀ｉ′１￥器の大きさを従来の半分ｌこできる新
なるビタービ復号器の記き換え・た構成も可能である。
ここで巡ＩＦ１１型シフトレジスタとは、シフトレジス
タにおいて最下位のして最上位レジスタに帰還させるも
のを指すものとする。
タにおいて最下位のして最上位レジスタに帰還させるも
のを指すものとする。
第３図は本発明による第１の実施例を示す。アドレス変
換器３０１は２Ｌ−１個（Ｌは畳込み符号の拘束長）の
巡回型シフトレジスタＢ、。〜Ｒ２Ｌ１から成る。アド
レス変換器３０１には端子３０２から初期化信号が印加
され、復号器が動作を開始する時点で巡回型シフトレジ
スタＲ８−Ｒ２Ｌ−１に初期値０〜２ が与えられる
。端子３０３にはシフト信号が、１更新周期毎ζこ印加
され、各レジスタの内容は巡回シフトされる。端子３０
４には更新すべき内部状態がアドレスとして入力され、
端子３０５には変換されたアドレスが出力される。記憶
Ｒ３０６は変換されたアドレスの内容を読出し、更新演
算器３０７ｆこ伝える。更新演算器３０７には端子３０
８から記憶更新量が加えられ、更新された新記憶内容は
再ひ記憶器３０６に戻され貯えられる。
換器３０１は２Ｌ−１個（Ｌは畳込み符号の拘束長）の
巡回型シフトレジスタＢ、。〜Ｒ２Ｌ１から成る。アド
レス変換器３０１には端子３０２から初期化信号が印加
され、復号器が動作を開始する時点で巡回型シフトレジ
スタＲ８−Ｒ２Ｌ−１に初期値０〜２ が与えられる
。端子３０３にはシフト信号が、１更新周期毎ζこ印加
され、各レジスタの内容は巡回シフトされる。端子３０
４には更新すべき内部状態がアドレスとして入力され、
端子３０５には変換されたアドレスが出力される。記憶
Ｒ３０６は変換されたアドレスの内容を読出し、更新演
算器３０７ｆこ伝える。更新演算器３０７には端子３０
８から記憶更新量が加えられ、更新された新記憶内容は
再ひ記憶器３０６に戻され貯えられる。
この記憶器更新回路は第１図において１０４ 、１０５
から成るメ） ＩＪツク記憶器更新回路または１０６゜
１０７から成る枝記憶器更新回路に適用される。
から成るメ） ＩＪツク記憶器更新回路または１０６゜
１０７から成る枝記憶器更新回路に適用される。
第３図の更新回路の動作を説明するにあたり、今、ビタ
ービ復号器が動作を開始するとする。まず端子３０２に
は初期化信号が加えられる。これは端子１０１の信号と
同一のものである。この信号をこより記憶器３０６の内
容は初期化（通常は“０”）されるととも奢こ、アドレ
ス変換器３０１にも加えられ、巡回型シフトレジスタＲ
９−Ｒ２Ｌ１を初期化する。Ｒｏ−Ｒ２Ｌ−１の初期値
は、全てのレジスタ値が互いに異るような値に設定され
る。レジスタ値の一例としてＲ２゜〜Ｒ２ｔ＋−ｉの内
容をそれぞれ０〜２ に設定するとする。
ービ復号器が動作を開始するとする。まず端子３０２に
は初期化信号が加えられる。これは端子１０１の信号と
同一のものである。この信号をこより記憶器３０６の内
容は初期化（通常は“０”）されるととも奢こ、アドレ
ス変換器３０１にも加えられ、巡回型シフトレジスタＲ
９−Ｒ２Ｌ１を初期化する。Ｒｏ−Ｒ２Ｌ−１の初期値
は、全てのレジスタ値が互いに異るような値に設定され
る。レジスタ値の一例としてＲ２゜〜Ｒ２ｔ＋−ｉの内
容をそれぞれ０〜２ に設定するとする。
ビタービ復号器の復号動作には２ 個の内部状態（こ
関する更新を１更新周期として行われる。
関する更新を１更新周期として行われる。
したがって第３図では更新の開始に先立ち、まず端子３
０３ζこシフト信号が加えられ、レジスタＲ８〜Ｒ２Ｌ
、 （７）内容はそれぞれ巡回シフトされる。
０３ζこシフト信号が加えられ、レジスタＲ８〜Ｒ２Ｌ
、 （７）内容はそれぞれ巡回シフトされる。
この様子を、Ｌ＝５の場合について第４図に示す。
第４図には巡回シフト前と後のレジスタの内容をＷ″０
” １１１１＋のビットパターンで示している。レジス
タ値（０，０，０，０）は（０，０，０，０）に、ＣＯ
−。
” １１１１＋のビットパターンで示している。レジス
タ値（０，０，０，０）は（０，０，０，０）に、ＣＯ
−。
０．０．１）は＜ １．０．０．０）＋こ変化していく
。このレジスタ値の変化を特定の内部状態のレジスタ、
例えばＲ１について見れば、（０，０，０，１）を初期
値として→（１，０，０，０）→ＣＯ，１，０，０）→
（０，０，１，０）→（０，０，０，１）と変化する。
。このレジスタ値の変化を特定の内部状態のレジスタ、
例えばＲ１について見れば、（０，０，０，１）を初期
値として→（１，０，０，０）→ＣＯ，１，０，０）→
（０，０，１，０）→（０，０，０，１）と変化する。
次に更新ｌこ移る。端子３０４には更新すべき内部状態
のアドレスθ〜２Ｌ−１が印加される。内部状態Ｏおよ
び１の記憶内容を更新する場合を考えると、印加された
内部状ａ（０，１） に対応してそれぞれ巡回型シフ
トレジスタ■ｔｏ、Ｒ１の内容（０゜０．０．０）、（
１，０，０，０）が端子３０５に出方される。記憶ｅ、
３０６カ６６−！Ｔ トレス（０，ｏ、０．０） オよ
びアドレス（１，０，０，０）の内容が読出される。
のアドレスθ〜２Ｌ−１が印加される。内部状態Ｏおよ
び１の記憶内容を更新する場合を考えると、印加された
内部状ａ（０，１） に対応してそれぞれ巡回型シフ
トレジスタ■ｔｏ、Ｒ１の内容（０゜０．０．０）、（
１，０，０，０）が端子３０５に出方される。記憶ｅ、
３０６カ６６−！Ｔ トレス（０，ｏ、０．０） オよ
びアドレス（１，０，０，０）の内容が読出される。
この読出された内容は端子３０８の更新量とともに更新
演′Ｘ器３０７１こ加えられ、その出方には更新された
量が得られる。この更新された量は再び記憶器３０６の
アドレスＣＯ，０，０，０）および（１，０，’０゜０
）に書込まれる。
演′Ｘ器３０７１こ加えられ、その出方には更新された
量が得られる。この更新された量は再び記憶器３０６の
アドレスＣＯ，０，０，０）および（１，０，’０゜０
）に書込まれる。
以上の動作により、内部状態（０，ｉに対する記憶器の
更新はアドレス（ｏ、ｏ、ｏ、ｏ）および（１，０，０
，０）即ち内部状態（’０．８）ノ記憶器内芥を基に更
新された内容がアドレス（０，０，０，０）および（１
，０，０，０）に書込まれる。第２図で言えば内部状ｍ
（０，８）から読出し７、内部状ＷＦｊ （ｏ。
更新はアドレス（ｏ、ｏ、ｏ、ｏ）および（１，０，０
，０）即ち内部状態（’０．８）ノ記憶器内芥を基に更
新された内容がアドレス（０，０，０，０）および（１
，０，０，０）に書込まれる。第２図で言えば内部状ｍ
（０，８）から読出し７、内部状ＷＦｊ （ｏ。
８）に書込むことになり、この内部状＋ｉ［１０，８）
は他の内部状態の更新に利用されることは無いために引
続き他の状態の更新を行うことができる。
は他の内部状態の更新に利用されることは無いために引
続き他の状態の更新を行うことができる。
内部状態０〜１５を全て更新し終ると、次の更新周期に
入る。更新に先立ち、アドレス変換器のそれぞれの巡回
型シフトレジスタＲ６〜Ｒ２Ｌ、の巡回シフトを行う。
入る。更新に先立ち、アドレス変換器のそれぞれの巡回
型シフトレジスタＲ６〜Ｒ２Ｌ、の巡回シフトを行う。
この結果内部状態（０，１）のレジスタ■も０．几ｌの
内容はそれぞれ（０，０，０，０）。
内容はそれぞれ（０，０，０，０）。
（０，１，０，０）になり、記憶アドレス（０・０・０
・０）、（０，１，０，０）ｔこ対して内部状態（０，
１１の更新を行うことになる。アドレス（０，０，０，
０）および（０，１，０，０）には１１１回の四チ（こ
おいて内部状態（０，８）の更新結果が書込法れている
ため、４回の更新も内部状態（０，８）を基にイーｒ
ｘつれる。
・０）、（０，１，０，０）ｔこ対して内部状態（０，
１１の更新を行うことになる。アドレス（０，０，０，
０）および（０，１，０，０）には１１１回の四チ（こ
おいて内部状態（０，８）の更新結果が書込法れている
ため、４回の更新も内部状態（０，８）を基にイーｒ
ｘつれる。
第３図における史看「演Ｘ器３０７は、メトリック記憶
器の更新の場合メトリック加算選択器１０４に相当し例
えば第５図に示すように実現される。端子３０８へ加え
られた取り得る２一つの枝メトリックは加算器５０１
、５０２および５０３ 、５０４へ加えられる。記憶器
３０６より読出された２つの内゛部状＋ｔｇこおけるメ
トリックは刀目算器５０１ 、５０３および５０２゜５
０４の他の入力端子ｌこ加えられる。加算器５０１゜５
０２の出力は大小比較器５０５に加えられ、大小を比較
されて例えは大きい方を出方する。加算器５０３ 、５
０４の出力は大小比較器５０６に加えられ、大小を比較
されて、５０５と同様に例えは大きい方を出力する。大
小比較器５０５ 、５０６の出力は記憶器３０６へ更新
された信号として出力される。才た大小比較器からは、
選はれた枝を示す信号が端子５０７に出力される。
器の更新の場合メトリック加算選択器１０４に相当し例
えば第５図に示すように実現される。端子３０８へ加え
られた取り得る２一つの枝メトリックは加算器５０１
、５０２および５０３ 、５０４へ加えられる。記憶器
３０６より読出された２つの内゛部状＋ｔｇこおけるメ
トリックは刀目算器５０１ 、５０３および５０２゜５
０４の他の入力端子ｌこ加えられる。加算器５０１゜５
０２の出力は大小比較器５０５に加えられ、大小を比較
されて例えは大きい方を出方する。加算器５０３ 、５
０４の出力は大小比較器５０６に加えられ、大小を比較
されて、５０５と同様に例えは大きい方を出力する。大
小比較器５０５ 、５０６の出力は記憶器３０６へ更新
された信号として出力される。才た大小比較器からは、
選はれた枝を示す信号が端子５０７に出力される。
第３図における更新演算器３０７は、枝記・；機器の更
新の場合には、枝更新器１０６に半目当し、例えは第６
図に示すようζこ実現される。端子３０８にはメトリ、
り加算選択器１０４１こより選択された枝が加えられろ
。この枝（、ｔ８ｉ５図の端子５０７よりツ、）られる
ものであり、更新される内部状ｊル対に対して選ばれた
選択枝の対が加えられろ。この選択された枝はレジスタ
６０１ 、６０２に貯えられる。１１（択された枝の信
号（まスイッチ６０３ 、６０４に５加えられる。
新の場合には、枝更新器１０６に半目当し、例えは第６
図に示すようζこ実現される。端子３０８にはメトリ、
り加算選択器１０４１こより選択された枝が加えられろ
。この枝（、ｔ８ｉ５図の端子５０７よりツ、）られる
ものであり、更新される内部状ｊル対に対して選ばれた
選択枝の対が加えられろ。この選択された枝はレジスタ
６０１ 、６０２に貯えられる。１１（択された枝の信
号（まスイッチ６０３ 、６０４に５加えられる。
スイッチ６０３ 、６０４は選択枝に基き、記憶器３０
６より読出された２つの内部状態における過去の選択枝
のいずれかを選択し、レジスタ６０５ 、６０６ Ｇこ
出力する。レジスタ６０１ 、６（＋５および６０２
、６０６はそれぞれ右側へ１ビツトシフト、され、６０
１の内容は６０５の左端へ、６０２の内容は６０６の左
端へ書込まれる。レジスタ６０５ 、６０６の内容は新
しい枝記憶内容として記憶器３０６へ出力される。
６より読出された２つの内部状態における過去の選択枝
のいずれかを選択し、レジスタ６０５ 、６０６ Ｇこ
出力する。レジスタ６０１ 、６（＋５および６０２
、６０６はそれぞれ右側へ１ビツトシフト、され、６０
１の内容は６０５の左端へ、６０２の内容は６０６の左
端へ書込まれる。レジスタ６０５ 、６０６の内容は新
しい枝記憶内容として記憶器３０６へ出力される。
第７図は本発明による第２の実施例を示す。本実施例に
おけるアドレス変換器７０１は、２ 個の巡回型ソフ
トレジスタの帰還路に反転器１０〜ｌ２Ｌ−１を付加し
たものから成る。巡回シフトの際に最右端から最左端へ
帰還される信号は反伝器工。〜ｌ２Ｌ−１により反転Ｔ
ｆｓわち０”→“１”番こ、゛ド→”０”にｆ換される
。この結果シフト前後のレジスタ値は第８図にボ丁よう
【こなる。
おけるアドレス変換器７０１は、２ 個の巡回型ソフ
トレジスタの帰還路に反転器１０〜ｌ２Ｌ−１を付加し
たものから成る。巡回シフトの際に最右端から最左端へ
帰還される信号は反伝器工。〜ｌ２Ｌ−１により反転Ｔ
ｆｓわち０”→“１”番こ、゛ド→”０”にｆ換される
。この結果シフト前後のレジスタ値は第８図にボ丁よう
【こなる。
以上詳細番こ説明したように本発明による記ＴＩ器−新
回路は、記ｔｉ器を２重化することなく更新操作５：可
能にするもので、ビタービ＜ｎ号器に適用して［四路規
模の縮小に大きな効果を生ずる。
回路は、記ｔｉ器を２重化することなく更新操作５：可
能にするもので、ビタービ＜ｎ号器に適用して［四路規
模の縮小に大きな効果を生ずる。
第１図はヒタービ復号器の一般的な構成をボ丁図、第２
図はビタービ復号器の記憶器の更新の様子を示す図、第
３図は本発明による第１の実施例を示す図、ｖｇ４図は
第１の実施例における巡回型シフトレジスタの値の変化
を示す図、第５図はメトリック記憶器のに新線算器の１
例を示す図、第６図は枝記憶器の更新演算器の１例を示
す図、第７図は本発明ｌこよる第２の実施例を示す図、
第８図は第２の実施例ζこおける反転巡回型シフトレジ
スタの値の変化を示す図である。 図中３０１ 、７０１はアドレス変換器を、３０２は初
期化信号入力端子を、３０３は７７ト信号入方端子を、
３０４はアドレス入力端子を、３０５は変換さゎたアド
レス出力端子を、３０６は記憶器を、３０７は更新演算
器を、３０８は記憶更新量大刀端子をそれぞれ示す。 代理人弁セク！−白厚 晋 １１１図 第２図 第 ３ 図 第４図 １１１１ １１１１第５
図 第６図 ３０６よす 第７図 躬８図 ００’ＯＯ１０００ ０００１０００００ ０１００１０１０ ０１０１００１０ ０１１０１ｏｌｌ
図はビタービ復号器の記憶器の更新の様子を示す図、第
３図は本発明による第１の実施例を示す図、ｖｇ４図は
第１の実施例における巡回型シフトレジスタの値の変化
を示す図、第５図はメトリック記憶器のに新線算器の１
例を示す図、第６図は枝記憶器の更新演算器の１例を示
す図、第７図は本発明ｌこよる第２の実施例を示す図、
第８図は第２の実施例ζこおける反転巡回型シフトレジ
スタの値の変化を示す図である。 図中３０１ 、７０１はアドレス変換器を、３０２は初
期化信号入力端子を、３０３は７７ト信号入方端子を、
３０４はアドレス入力端子を、３０５は変換さゎたアド
レス出力端子を、３０６は記憶器を、３０７は更新演算
器を、３０８は記憶更新量大刀端子をそれぞれ示す。 代理人弁セク！−白厚 晋 １１１図 第２図 第 ３ 図 第４図 １１１１ １１１１第５
図 第６図 ３０６よす 第７図 躬８図 ００’ＯＯ１０００ ０００１０００００ ０１００１０１０ ０１０１００１０ ０１１０１ｏｌｌ
Claims (1)
- 【特許請求の範囲】 １、 ビタービ復号器のメトリックを貯える記憶器およ
び選択した枝を貯える記憶器の少くとも一方の更新に使
用され、内部状態数分の巡回型シフトレジスタ群から成
り更新すべき内部状態を入力アドレスとして入力アドレ
スに対応する巡回型シフトレジスタの内容を出力アドレ
スとするアドレス変換器と、この出力アドレスにより検
察される前記記憶器と、読出された記憶内容と別に計算
された記憶更新ｉ＋入力として新記憶内容を出力する更
新演算器とから成り、新記憶内容を前記記憶器への書込
み信号とし、１更新周期毎に前記巡回型シフトレジスタ
郡の内容を巡回シフトさせることを特徴とするビタービ
復号器の記憶器更新回路。 ２、ビタービ復号器のメ） ＩＪツクを貯える記憶器お
よび選択した枝を貯える記憶器の少くとも一方の更新に
使用され、内部状態数の反転巡回型シフトレジスタ群か
ら成り更新すべき内部状態を入力アドレスとして入力ア
ドレスに対応する反転巡回型シフトレジスタの内容を出
力アドレスとするアドレス変換器と、この出力アドレス
により検察される前記記憶器と、読出された記憶内容と
側番こ計算された記憶更新量を入力として新記憶内容を
出力する更新演算器とからなり、新記ｔは内容を前記記
憶器への書込み信号とし、１更新周期毎に前記反転巡回
型シフトレジスタ郡の内容を反転巡回シフトすることを
特徴と１−るビタービ復号器の記憶器更新回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064786A JPS59190751A (ja) | 1983-04-13 | 1983-04-13 | ビタ−ビ復号器の記憶器更新回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064786A JPS59190751A (ja) | 1983-04-13 | 1983-04-13 | ビタ−ビ復号器の記憶器更新回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59190751A true JPS59190751A (ja) | 1984-10-29 |
| JPH04421B2 JPH04421B2 (ja) | 1992-01-07 |
Family
ID=13268255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064786A Granted JPS59190751A (ja) | 1983-04-13 | 1983-04-13 | ビタ−ビ復号器の記憶器更新回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59190751A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183824A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | ビタビ復号回路 |
| JPS6162235A (ja) * | 1984-09-04 | 1986-03-31 | Toshiba Corp | ビタビ復号法 |
| JPS62114334A (ja) * | 1985-11-14 | 1987-05-26 | Fujitsu Ltd | シ−ケンシヤル復号器 |
| US5291457A (en) * | 1992-02-20 | 1994-03-01 | Vlsi Technology, Inc. | Sequentially accessible non-volatile circuit for storing data |
-
1983
- 1983-04-13 JP JP58064786A patent/JPS59190751A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183824A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | ビタビ復号回路 |
| JPS6162235A (ja) * | 1984-09-04 | 1986-03-31 | Toshiba Corp | ビタビ復号法 |
| JPS62114334A (ja) * | 1985-11-14 | 1987-05-26 | Fujitsu Ltd | シ−ケンシヤル復号器 |
| US5291457A (en) * | 1992-02-20 | 1994-03-01 | Vlsi Technology, Inc. | Sequentially accessible non-volatile circuit for storing data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04421B2 (ja) | 1992-01-07 |
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