JPS5919374A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5919374A JPS5919374A JP57128461A JP12846182A JPS5919374A JP S5919374 A JPS5919374 A JP S5919374A JP 57128461 A JP57128461 A JP 57128461A JP 12846182 A JP12846182 A JP 12846182A JP S5919374 A JPS5919374 A JP S5919374A
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- emitter
- layer
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特にウォール
ドエミッタ型のバイポーラ型集積回路の製造方法に関す
る。
ドエミッタ型のバイポーラ型集積回路の製造方法に関す
る。
従来、ウォールドエミッタ型の半導体装置の製造に当っ
ては、ベースおよびエミッタ領域をエピタキシャル層へ
の直接イオン注入法で形成しているためひき続いて行う
電極形成工程でのエミッタＯベース短絡防止の点から上
記エミッタおよびベース領域を浅くすることができない
ので高周波特性の良いバイポーラ型半導体装置を得るこ
とが困難であった。
ては、ベースおよびエミッタ領域をエピタキシャル層へ
の直接イオン注入法で形成しているためひき続いて行う
電極形成工程でのエミッタＯベース短絡防止の点から上
記エミッタおよびベース領域を浅くすることができない
ので高周波特性の良いバイポーラ型半導体装置を得るこ
とが困難であった。
第１図（ａ）〜Φ）は上述した従来法を示すものである
。まず第１図（ａ）に示すように、Ｐヤ基板１１゜高濃
度Ｎ型領域１２およびＮ型エピタキシャル層１３を有す
る構造に分離酸化膜１４を形成し、ひき続いて上記分離
酸化膜１４で囲まれた領域に、第２の選択酸化膜１６を
形成する。上記第２の選択酸化膜１６直下には第２選択
酸化前に、あらかじめＰ型領域１５を形成しておく。次
に第１図（ｂ）に示すように、フォトレジスト１７等の
イオン注入マスク材を堆積し第１および第２選択酸化膜
が形成されていない、Ｎ型エピタキシャル層１３を選択
的に露出し、この領域にベースコンタクト領域１８を形
成する。
。まず第１図（ａ）に示すように、Ｐヤ基板１１゜高濃
度Ｎ型領域１２およびＮ型エピタキシャル層１３を有す
る構造に分離酸化膜１４を形成し、ひき続いて上記分離
酸化膜１４で囲まれた領域に、第２の選択酸化膜１６を
形成する。上記第２の選択酸化膜１６直下には第２選択
酸化前に、あらかじめＰ型領域１５を形成しておく。次
に第１図（ｂ）に示すように、フォトレジスト１７等の
イオン注入マスク材を堆積し第１および第２選択酸化膜
が形成されていない、Ｎ型エピタキシャル層１３を選択
的に露出し、この領域にベースコンタクト領域１８を形
成する。
さらに、ひき続いて第１図の）で記述したのと同様の方
法で活性ベース領域１９およびエミッタ領域２０をイオ
ン注入法で形成する。最後に、コレクタ電極２１、ベー
ス電極２２、エミッタ賢；極２３を形成してウォールド
エミッタ型の半導体装置が得られる。
法で活性ベース領域１９およびエミッタ領域２０をイオ
ン注入法で形成する。最後に、コレクタ電極２１、ベー
ス電極２２、エミッタ賢；極２３を形成してウォールド
エミッタ型の半導体装置が得られる。
しかしムから、上述したウォールドエミッタ型半導体装
置においては、エミッターベース接合２４とエミッタ電
極２３との距離が短いため、エミッターベース間逆耐圧
の低下、更には短絡が発生する。
置においては、エミッターベース接合２４とエミッタ電
極２３との距離が短いため、エミッターベース間逆耐圧
の低下、更には短絡が発生する。
本発明はこのような従来法の欠点を解消するものである
。
。
本発明の特徴は、半導体基板の−・表面に選択酸化法に
より素子間分離用絶縁膜を形成する工程と、該素子間分
離用絶縁膜によシ囲まれた領域に第２の選択酸化を行い
、両端が該素子間分離用絶縁膜と接する第２の絶縁膜を
形成する工程と、該素子間分離用絶縁膜と該第２Ｐ縁膜
および該半導体基板−表面に多結晶珪素ｐを堆積する丁
和と、上記多結晶珪素膜を介して、イオン注入を行うこ
とにより少なくともエミッタ領岐を形成する工程とを含
むウォールドエミッタ型の半導体装置の製造方法にある
。
より素子間分離用絶縁膜を形成する工程と、該素子間分
離用絶縁膜によシ囲まれた領域に第２の選択酸化を行い
、両端が該素子間分離用絶縁膜と接する第２の絶縁膜を
形成する工程と、該素子間分離用絶縁膜と該第２Ｐ縁膜
および該半導体基板−表面に多結晶珪素ｐを堆積する丁
和と、上記多結晶珪素膜を介して、イオン注入を行うこ
とにより少なくともエミッタ領岐を形成する工程とを含
むウォールドエミッタ型の半導体装置の製造方法にある
。
本発明によれば、エミッタ領域表面に多結晶珪素層を設
けることによシ、エミッタ電極とエミッターベース接合
間距離を離してエミッターベース間道制圧の低下および
エミッターベース接合短絡の発生し々いウォールドエミ
ッタ型半導体装置が得られる。
けることによシ、エミッタ電極とエミッターベース接合
間距離を離してエミッターベース間道制圧の低下および
エミッターベース接合短絡の発生し々いウォールドエミ
ッタ型半導体装置が得られる。
以下、実施例に基づき、図面を参照して本発明を詳細に
ｉ％ｊ明する。
ｉ％ｊ明する。
１ず、第２図（ａ）に示す如く、Ｐ型半導体基板２１゜
高濃Ｎ型坤込層２２．およびＮ型エピタキシャル層２３
を持つ構造に、１００乃至２０００Ｘの酸化珪素膜２４
を形成し、この酸化珪素［２４上に耐酸化性膜２５を１
００乃至３０００λの厚さに堆積し、ひき続いて周知の
方法により、Ｎ型エピタキシャル層２３を貫いてＰ型基
板２１迄到達する素子間分離膜２６を選択酸化法によ環
形成する。ざらに、ひき続いて酸化珪素膜２４および窒
化珪素膜２５を選択的に除去し、リン等のＮ型不純物を
拡散し、高濃度埋込層２２迄到達するコレクタ領域２７
を形成する。
高濃Ｎ型坤込層２２．およびＮ型エピタキシャル層２３
を持つ構造に、１００乃至２０００Ｘの酸化珪素膜２４
を形成し、この酸化珪素［２４上に耐酸化性膜２５を１
００乃至３０００λの厚さに堆積し、ひき続いて周知の
方法により、Ｎ型エピタキシャル層２３を貫いてＰ型基
板２１迄到達する素子間分離膜２６を選択酸化法によ環
形成する。ざらに、ひき続いて酸化珪素膜２４および窒
化珪素膜２５を選択的に除去し、リン等のＮ型不純物を
拡散し、高濃度埋込層２２迄到達するコレクタ領域２７
を形成する。
次に、第２図［有］）に示すように、上記耐酸化性膜２
５を除去し、再度、第２の耐酸化性腺２８を堆積し、耐
酸化性膜２８の上面に酸化珪素膜などの耐イオン注入マ
スク膜２９を５００乃至５０００Ｘ堆積し、上記耐酸化
性［２８および耐イオン注入マスク膜２９を選択的に除
去する。ひき新いてコレクタ領域２７の近傍で、かつ、
薄い酸化珪素膜２４のみでエピタキシャル層２３の表面
を覆われている領域の一部にフォトレジスト３０を耐積
し、続いてボロンイオン注入を行い、酸化珪素膜２４が
露出している領域を介してエピタキシャル層２３にＰ型
領域３１を形成する。
５を除去し、再度、第２の耐酸化性腺２８を堆積し、耐
酸化性膜２８の上面に酸化珪素膜などの耐イオン注入マ
スク膜２９を５００乃至５０００Ｘ堆積し、上記耐酸化
性［２８および耐イオン注入マスク膜２９を選択的に除
去する。ひき新いてコレクタ領域２７の近傍で、かつ、
薄い酸化珪素膜２４のみでエピタキシャル層２３の表面
を覆われている領域の一部にフォトレジスト３０を耐積
し、続いてボロンイオン注入を行い、酸化珪素膜２４が
露出している領域を介してエピタキシャル層２３にＰ型
領域３１を形成する。
次に第２図（Ｃ）に示すように、フォトレジスト膜３０
を除去し、第２の選択酸化を行い上記素子間５− 分離酸化膜２６エヤも薄い酸化珪素膜３２を形成する。
を除去し、第２の選択酸化を行い上記素子間５− 分離酸化膜２６エヤも薄い酸化珪素膜３２を形成する。
なお、耐イオン注入マスク膜２９は上記酸化珪素膜３２
を形成後、除去してもよいし、酸化珪素膜３２形成前に
除去してもよい。
を形成後、除去してもよいし、酸化珪素膜３２形成前に
除去してもよい。
次に第２図（ｄ）に示すように、耐酸化性膜２８および
酸化珪素膜２４を除去し、素子間分離酸化膜２６、酸化
珪素膜３２およびＮ型エピタキシャル層２３０表面に多
結晶珪素膜３３を５００乃至５０００Ｘ堆積する。
酸化珪素膜２４を除去し、素子間分離酸化膜２６、酸化
珪素膜３２およびＮ型エピタキシャル層２３０表面に多
結晶珪素膜３３を５００乃至５０００Ｘ堆積する。
次に第２図（ｅ）に示すように、上記多結晶珪素膜３３
上に酸化珪素膜などのイオン注入マスク層３４を堆積し
、選択的に開孔な設けて、多結晶珪素膜３３表面を選択
的に露出する。ひき続いてボロンイオン注入を行い、多
結晶珪素膜３３を介して、Ｎ型エピタキシャル層２３に
ベースコンタクト領域３５を形成する。
上に酸化珪素膜などのイオン注入マスク層３４を堆積し
、選択的に開孔な設けて、多結晶珪素膜３３表面を選択
的に露出する。ひき続いてボロンイオン注入を行い、多
結晶珪素膜３３を介して、Ｎ型エピタキシャル層２３に
ベースコンタクト領域３５を形成する。
次に第２図（ｆ）に示すように、耐イオン注入マスク膜
３４を除去し、第２図（ｅ）と同様の方法により、耐イ
オン注入マスク層３６に開孔を設け、ボロンイオン注入
およびリン或はヒ素イオン注入を同一６− 開孔を用いて行い、活性ベース領域３７およびエミッタ
領域３８を形成する。最後に、耐イオン注入マスク膜３
６を除去し、多結晶珪素膜３３表面にアルミニウム等の
金属を堆積し、パターニングおよびエツチングを行い、
多結晶珪素膜３３と金属層から形成されるコレクタ電極
３９、ベース電極４０、およびエミッタ電極４１を形成
して、第２図値）の如き接合深さの浅く且つエミッター
ベース接合短絡の発生しないウォールドエミッタ型の半
導体装置が得られる。
３４を除去し、第２図（ｅ）と同様の方法により、耐イ
オン注入マスク層３６に開孔を設け、ボロンイオン注入
およびリン或はヒ素イオン注入を同一６− 開孔を用いて行い、活性ベース領域３７およびエミッタ
領域３８を形成する。最後に、耐イオン注入マスク膜３
６を除去し、多結晶珪素膜３３表面にアルミニウム等の
金属を堆積し、パターニングおよびエツチングを行い、
多結晶珪素膜３３と金属層から形成されるコレクタ電極
３９、ベース電極４０、およびエミッタ電極４１を形成
して、第２図値）の如き接合深さの浅く且つエミッター
ベース接合短絡の発生しないウォールドエミッタ型の半
導体装置が得られる。
以上詳細に駅間したように、本発明によれば、第２選択
酸化膜を形成した後で、エピタキシャル層表面を露出し
、多結晶珪素膜を堆積し、この多結晶珪素膜を介してエ
ピタキシャル層内に浅い活性ベース領域およびエミッタ
領域を形成するので、エミッタ電極からエミッターベー
ス電極までの距離が保持され、エミッターベース接合短
絡の発生しないウォールドエミッタ型の半導体装置が精
度よく再現性よく得られる。
酸化膜を形成した後で、エピタキシャル層表面を露出し
、多結晶珪素膜を堆積し、この多結晶珪素膜を介してエ
ピタキシャル層内に浅い活性ベース領域およびエミッタ
領域を形成するので、エミッタ電極からエミッターベー
ス電極までの距離が保持され、エミッターベース接合短
絡の発生しないウォールドエミッタ型の半導体装置が精
度よく再現性よく得られる。
７−
第１図（ａ）乃至（ｄ）は各々従来の製造工程を示す工
程順断面図、第２図（ａ）乃至（ｇ）は本発明の実施例
の断面図を製造工程順に示すものである。 岡、図において、１１．２１・・・・・・Ｐ型珪素単結
晶基板、１３，２３・・・・・・Ｎ型エピタキシャル層
、１４゜２６・・・・・・素子間分離膜、１６，３２・
・・・・・第２選択酸化膜、３３・・・・・・多結晶珪
素膜、１９．３７・・・・・・活性ベース領域、２０．
３８・・・・・・エミッタ領域、である。 １′？ ２２ ２３ ２Ｉ （（（ −と − ２６３２２３３３
程順断面図、第２図（ａ）乃至（ｇ）は本発明の実施例
の断面図を製造工程順に示すものである。 岡、図において、１１．２１・・・・・・Ｐ型珪素単結
晶基板、１３，２３・・・・・・Ｎ型エピタキシャル層
、１４゜２６・・・・・・素子間分離膜、１６，３２・
・・・・・第２選択酸化膜、３３・・・・・・多結晶珪
素膜、１９．３７・・・・・・活性ベース領域、２０．
３８・・・・・・エミッタ領域、である。 １′？ ２２ ２３ ２Ｉ （（（ −と − ２６３２２３３３
Claims (1)
- 半導体基板の一主表面に選択酸化法により素子間分離用
の第１の絶縁膜を形成する工程と、該第１の絶縁膜によ
多回まれた領域に第２の選択酸化を行い両端が該第１の
絶縁膜と接する第２の絶縁膜を形成する工程と、該第１
の絶縁膜と該第２の絶縁膜および該半導体基板−主表面
に多結晶珪素膜を堆積する工程と、前記多結晶珪素膜を
介してイオン注入を行うことにより少なくともエミッタ
領域を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128461A JPS5919374A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128461A JPS5919374A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919374A true JPS5919374A (ja) | 1984-01-31 |
Family
ID=14985280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57128461A Pending JPS5919374A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919374A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289861A (ja) * | 1987-05-21 | 1988-11-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0579504A (ja) * | 1991-04-26 | 1993-03-30 | Ebara Res Co Ltd | ラツクピニオン形揺動アクチユエータ |
-
1982
- 1982-07-23 JP JP57128461A patent/JPS5919374A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289861A (ja) * | 1987-05-21 | 1988-11-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0579504A (ja) * | 1991-04-26 | 1993-03-30 | Ebara Res Co Ltd | ラツクピニオン形揺動アクチユエータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0083816B1 (en) | Semiconductor device having an interconnection pattern | |
| US6750526B2 (en) | Semiconductor device with trench isolation having reduced leak current | |
| US4477965A (en) | Process for manufacturing a monolithic integrated solid-state circuit comprising at least one bipolar planar transistor | |
| EP0193116B1 (en) | Method of manufacturing a semiconductor device having a trench | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| US4045249A (en) | Oxide film isolation process | |
| EP0112489A1 (en) | Semiconductor device with compact isolation and method of making the same | |
| JPH025432A (ja) | 半導体装置の製造方法 | |
| JPS63200568A (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| KR910000020B1 (ko) | 반도체장치의 제조방법 | |
| JP3062597B2 (ja) | 半導体装置の製造方法 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| JP2890509B2 (ja) | 半導体装置の製造方法 | |
| JPH0366815B2 (ja) | ||
| JP2859400B2 (ja) | ゲートターンオフサイリスタの製造方法 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| JPH11297709A (ja) | 半導体装置 | |
| JP2764988B2 (ja) | 半導体装置 | |
| JP2511993B2 (ja) | 半導体装置の製造方法 | |
| JPH10335343A (ja) | 半導体装置の製造方法 | |
| JPS62281367A (ja) | 半導体装置の製造方法 | |
| JPS639150A (ja) | 半導体装置の製造方法 | |
| JPH02119258A (ja) | 半導体装置の製造方法 | |
| JPH0982722A (ja) | トランジスタの製法 | |
| JPH0722433A (ja) | 半導体装置およびその製造方法 |